דוח אמצע סמסטר אביב תשס"ב 2002 שם הפרויקט :סביבת בדיקה ל PCIX PCIX environment מנחה : איתי אדר מגישים : שמיל ניסימוב גוילי יואב הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל המעבדה למערכות ספרתיות מהירות הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל המעבדה למערכות ספרתיות מהירות

רקע כללי אפיק ה PCIX הוא הרחבה של אפיק ה PCI ההתפתחות הטכנולוגית מאפשרת בנית חומרה מורכבת יותר בעקבות זאת נוצר צורך לבדיקה של התכנון לפני היצור סביבת הבדיקה ל PCIX מספקת את הצורך מטרת הפרויקט היא בניה של סביבה כזו לצורך בדיקה של רכיב PCIX

תאור כללי הפרויקט יבנה מאפיק PCIX ומשני רכיבי סימולציה שאחד מהם ידמה את סביבת הבדיקה ואחד ידמה את הרכיב הנבדק סביבת הסימולציה תורכב משני חלקים : - מודול CREX-PCIX הכתוב ב verilog ומבוסס על המודול של Compaq - סביבת ה e הנכתבת על ידינו למידע נוסף

דיאגרמת בלוקים כללית Verilog e By compaq

CREX client PCIX bus By compaq

CREX initiator out Application space makes a read request for x number of bytes to the Q’ manager module. The Request FIFO logic block inside the Q’ Manager accepts the read request and proceeds the to allocate a free buffer space on the head of the FIFO to enqueue the read request. The physical layer starts a read transaction on the CREX bus. 1. The CREX-to- PCIX logic block translates the signals coming from the CREX bus to PCIX cycles and then requests the PCIX bus and runs a read transaction. The request is transmitted on the PCIX bus

CREX client inout Received Read request on PCIX bus PCIX-CREX translates the request to CREX protocol Covert the CREX cycle to request and pass to the Q layer Receive the request and send it up to the application layer to get the data Send the request to the scoreboard to get the data After getting the data from the scoreboard push it down to the q layer for replaying Receive the data from the application layer and push it down to the physical layer Convert the data to CREX cycles and send it to the translator PCIX-CREX translate the crex cycle to pcix cycle Send the data on the PCIX bus

CREX initiator in The read data is received over the bus The CREX-to-PCIX logic block translates signals coming from the PCIX bus to CREX cycles and data is accepted by the physical layer. The data received is gathered and sent upwards to the queue layer The data is to the Q’ Manager to be enqueued. The logic inside the Q’ Manager accepts the completion data and enqueues the data into the input buffer (incoming FIFO). The Incoming FIFO logic block in side the Q’ Manager dequeue the read completion data and then forwards the immediate completion data to the Application space The data is sent to the Scoreboard logic block for corporation.

רכיבים נוספים בתוך ה CREX client Reset module – בזמן אתחול אחראי על כתיבת הקונפיגורציה ל client Configuration & Decoding – מכיל את ה command registers של PCIX ובעת גישה ל client מודיע אם צריך לענות על הפניה ( לפי הכתובת )

רכיבים נוספים בסביבה PCIX tracer – מודול עצמאי המפענח פעולות PCIX ומוציא פלט שלהן ( בדומה ל analyzer ) PCIX arbiter – מודול עצמאי אשר מממש arbiter תחת האלגוריתם של Daisy chain עם עדיפויות לפי קבוצות כלומר יש מספר קבוצות שלכל קבוצה עדיפות משלה ובתו כל קבוצה עדיפות שווה לכל החברים FOR MORE INFO... PCIX spec rev 1.0

מצב נוכחי כל הרכיבים בפרויקט מאופיינים נכתב מסמך ארכיטקטורה המפרט את כל הרכיבים והתנהגותם החלה כתיבת סביבת העבודה crex_tb.v

לוחות זמנים שלב 1 שלב 2 שלב 3 שלב 4 שלבים: 1.26/5-19/5 כתיבת השכבות הפיזיות ב verilog 2.2/ כתיבת השכבה הפיזית בclient וכתיבת ה arbiter (ב e) 3.9/6-2/6 כתיבת שכבת ה queue וכתיבת ה tracer שלב 5 שלב 6

לוחות זמנים(המשך) 4.16/6-9/6 כתיבת שכבת האפליקציה וכתיבת ה scoreboard 5.23/7-16/6 כתיבת טסטים והרצת סימולציות 6.23/7 מצגת סוף

סוף מצגת. תודה רבה!