Nov.6 th 1 Multimedia Lab.

 Schematic Editor For MyAnalog 실행 ◦ MyCAD Pro 2007 > Schematic Editor For MyAnalog 2 Multimedia Lab.

3  Schematic Editor 실행 첫화면

4 Multimedia Lab.  파일 -> 새 디자인 열기 ->  C:\MyCADPro\Demo\IDS\MyCell\Schematic 에 Work Folder 를 만든다.  C:\MyCADPro\Demo\IDS\MyCell\Schematic\work 에 file 이름 (ex inverter) 을 입력하고 저장 File name

5 Multimedia Lab.  cell 만들기 ◦ 파일 -> 셀 / 뷰 만들기 Cell name 이전 슬라이드에서 생성한 library file 이름

6 Multimedia Lab.  Add library ◦ 파일 -> 라이브러리 추가 / 삭제

7 Multimedia Lab.  Add library ◦ User Library -> 추가 ->C:\MyCADPro\Library\MyAnalog 경로에서 Analog.lib 열기

8 Multimedia Lab.  원하는 소자를 Analog library 에서 schematic 창으로 drag and drop 한다.  소자의 끝을 더블 클릭하고 drag 하여 선을 연결시킬 수 있다. 만나는 곳의 Junction 이 제대로 생겼는지 확인할 것

9 Multimedia Lab.  소자를 더블 클릭하면 소자의 이름과 속성을 변경할 수 있다. 설계한 트랜지스터의 W 과 L 값을 입력

10 Multimedia Lab.  회로 작성이 끝나면 도구 -> 회로검증 -> 모든 오류 확인  오류가 없으면, 도구 ->SPICE 네트리스트 내보내기

11 Multimedia Lab.  Result File C:\MyCADPro\Demo\IDS\MyCell\Schematic\ 경로에 output 폴더 생성  Include File C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Model\SCN4M_SUMB SPICE BSIM3  RUN 을 누르면 Netlist(file name.cir) 가 생성된다.  View 를 누르면 netlist 생성 결과를 확인할 수 있다. File name

12 Multimedia Lab.  Project Path ◦ Create a folder on the desktop which is named your ID number ◦ Create the project file, for example “xxx.prj”  Technology Path ◦ MyCADPro > Demo > IDS > Mycell < Layout folder ◦ ` SCMOS_SCN4ME_SUBM.TEC’ file

 Bind Library  C:\MyCADPro\Demo\IDS\MyCell\Layout\Mycell.prj 13 Multimedia Lab.

 Library 에서 INV(inverter) 실행 14 Multimedia Lab.  DRC(Design Rule Check) ◦ MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_DRC.rul  ERC(Electrical Rule Check) ◦ MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_ERC.rul

Multimedia Lab. 15

16 Multimedia Lab.  LVS 실행

17 Multimedia Lab.  Rule : LayEd 에서 사용한 rule 파일 C:\MyCADPro\Demo\IDS\MyCell\Verification_FILE  Disc.(discrepancy) : 두 netlist 의 비교 결과 정보 C:\MyCADPro\Demo\IDS\MyCell\Layout\work\file name.dis  Project Layout 한 프로젝트 경로와 cell 이 맞는지 확인  Schematic C:\MyCADPro\Demo\IDS\MyCell\Schematic\output\file name.cir * Error 가 발생하지 않았으면, layout 과 schematic 의 결과가 일치

18 Multimedia Lab. Spice command 시뮬레이션을 위한 signal, bias 전압 입력 Layout netlist Include file C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Mode\ SCN4M_SUMB SPICE BSIM3.txt 의 내용을 복사하여 extract.1 에 붙여넣기한다.  다른 이름으로 저장하여.cir 파일로 저장

19 Multimedia Lab.  Myspice 실행

20 Multimedia Lab.  LayEd 에서 layout 한 경로에서 앞서 저장한 extract.cir 파일을 불러온다.  Spice command 를 입력하였는지 확인한다.  Analysis -> Run standard Spice File Spice command VDD VDD 0 DC 5 VSS GND 0 DC 0 VIN A 0 PULSE(0 5 20ns 2ns 2ns 48ns 100ns).TRAN 0.1n 500n

21 Multimedia Lab.  Select Variables To plot 에서 inverter 의 결과 (V(y)) 를 선택하고, 입 력에 대하여 inverter 의 결과를 알아보기 위하여 입력 전압 (V(a)) 도 같이 선택한다.

22 Multimedia Lab.  Plot 에 오른쪽 클릭 후 auto scale 을 누른다.

 L=0.5um, W=5um 인 TR 3 개를 fingering Multimedia Lab. 23 VDD L=0.5um W=15um VDD VDC  schematic  layout

 Practice13 압축 폴더를 푼다.  압축을 푼 경로에서 library 를 bind 한다.  Library -VDD, GND, -(L=0.5um, W=10um)X3 의 nmos -(L=0.5um, W=10um)X3 의 pmos -Resistor 10k * 본인이 만든 프로젝트 파일을 (xxx.prj) 같 은 방법으로 불러올 수 있다. Multimedia Lab. 24

 Design following circuit of common source amplifier.  Include LVS result(or error) and My spice result(graph).  As VDC increase, plot how Vout changes using Myspice. 25 Multimedia Lab. L=0.5um W=30um L=0.5um W=30um L=0.5um W=10um 15kΩ

 Expected result(netlist) Multimedia Lab. 26 Layout EXTRACT.cir Schematic EXTRACT.cir Save common source amplifier file Project folder project file and cell file(cell name._00)..