Digital Block Design & Layout Logic gate (3INPUT NAND GATE) 구자연

T O P I C

3 INPUT NAND GATE Schematic * Width 를 찾기 전 소자값 PMOS W : 1μm L : 350nm NMOS W : 1μm L : 350nm

3 INPUT NAND GATE Schematic

3 INPUT NAND GATE Simulation Setting 1 2

3 4

5

6

3 INPUT NAND GATE SimulatioI

3 INPUT NAND GATE Finding “W” W 를 찾기 위해 Width 를 변수로 지정

3 INPUT NAND GATE Simulation SettingII 12

3

3 INPUT NAND GATE Simulation II

PMOS 의 W 값은 대략 3.058μm 가 된다.

3 INPUT NAND GATE Simulation III W 값을 찾은 후 소자값 변경 후 Circuit & Simulation 결과

3 INPUT NAND GATE Test Circuit

3 INPUT NAND GATE Parameter Setting INA INBINC

3 INPUT NAND GATE Parameter Setting 1 2

3

3 INPUT NAND GATE Simulation IIII Truth Table IN AIN BIN CResult

3 INPUT NAND GATE Layout

3 INPUT NAND GATE DRC & LVS DRC LVS

3 INPUT NAND GATE Final Design

Consideration 3Input NAND Gate 를 설계하고 Layout 해 보았다. 실제 Layout 을 통해 MOS 의 이해를 높일 수 있었다. 설계 과정동안 최소 공정 Size 에 대해 이해할수 있었다. Layout 을 하면서 사용하는 단축키 사용 등이 능숙해 질 수 있었다.