טרנזיסטור source drain

טרנזיסטור Drain Source Gate Bulk

P-mos, n-mos source Drain

n-mos Source Drain Gate bulk vGvG

P-mos Source Drain Gate Bulk ++ - vGvG

מבנה חשמלי Metal (or poly) gate Oxide (SiO 2 ) Semiconductor (p-substrate)

Accumulation (negative voltage at the gate) The Surface State in a MOS Structure Vgs << Vt poly gate SiO 2 possible accumulation close to the interface p-substrate The Si-SiO 2 interface Free majority carriers form an accumulation layer.

Depletion (small positive voltage at the gate) The Surface State in a MOS Structure The free majority carriers are repelled The interface becomes depleted of free carriers. poly gate SiO 2 depletion region p-substrate The Si-SiO 2 interface Vgs ~ Vt + +

poly gate SiO 2 inversion channel depletion region p-substrate Vgs >> Vt The Surface State in a MOS Structure Inversion (high positive voltage at the gate) Minority carriers are attracted towards interface This region will becomes an ‘n-type’ region (inversion).

חיבור סטנדרטי SourceDrain Bulk ”1” SourceDrain Bulk “0” “1” N-mos P-mos “0”

The MOS transistor - the different modes of operation n+ p-sub Drain 0V Source Gate Substrate n-type channel n-ch MOS depletion layer Vgs > Vt ; Vds=0V

The MOS transistor - the different modes of operation n+ p-sub Drain (Vds) Source Gate Substrate n-type channel n-ch MOS depletion layer Linear region: Vgs - Vt > Vds > 0V

The MOS transistor - the different modes of operation n+ p-sub Drain (Vds) Source Gate Substrate n-type channel n-ch MOS pinch-off region Saturation region: Vds > Vgs - Vt depletion layer

מהירות תגובה

CMOS inverter S D G p-switch A B Y A B Y 0 0 bad 0 0 1good ? (high Z) 1 1 ? (high Z) p-switch n-switch A B Y A B Y 0 0 ? (high Z) 0 1 ? (high Z) 1 0good bad 1 n-switch S D G

=

דוגמא :

רמות לוגיות קביעת רמות לוגיות חלוקת ערכי המתח לקבוצות ערכים לוגיים מופשטים ( 1,0) מיפוי מתח ( רציף ) למיפוי לוגי ( בדיד ) ערכי המתח הממופים ל ערכים הלוגיים נקראים רמות לוגיות מיפוי לוגי לא מחייב מיפוי כל ערכי המתח אלה רק מתחים בתחום המותר

פתרון : שהרכיבים יוציא רמות מתח מתונות יותר ממה שהם יכולים לקבל

אנו נקבע 5 רמות לוגיות V  V OH = 1 V OH  V IH = 1 V IH  V IL = Undefined V IL  V OL = 0 V OL  0 = 0

זמן התפשטות

זמן רגיעה

זמן עליה וירידה (משני)

בנית NAND

בנית פונקציה לוגית מטרנזיסטורים 10

0V Vt < Vgs Vt > Vgs VCC OUTIN NOT

CMOS NAND ABA*B A B OUT

CMOS NAND ABA*B A B 1 0 1

OUT The CMOS NAND Gate ABA*B A B 0 1 1

AND OUTBA

NOR OUTBA

OR OUTBA

Buffer OUTIN 00 11

MUX 4 transistor 4 transistor 4 transistor Mux2/1=14 transistor 2 transistor

TRANSFER GATE 4 transistor 2 transistor

The CMOS Pass Gate CONTROL INOUT t t Vin Vout Vcc Vcc-Vt

MUX TG S A B OUT 01 Mux TG 2/1=6 transistor

LATCH weak in EN out

FLIP FLOP in EN out LATCH

FLIP FLOP clk in EN/clk out LATCH Latch_out