Lecture 11: Sequential Circuit Design

Outline Sequencing Sequencing Element Design Max and Min-Delay Clock Skew Time Borrowing Two-Phase Clocking 11: Sequential Circuits

Sequencing Combinational logic output depends on current inputs Sequential logic output depends on current and previous inputs Requires separating previous, current, future Called state or tokens Ex: FSM, pipeline CL: Combinatorial Logic 11: Sequential Circuits

Sequencing Cont. If tokens moved through pipeline at constant speed, no sequencing elements would be necessary Ex: fiber-optic cable Light pulses (tokens) are sent down cable Next pulse sent before first reaches end of cable No need for hardware to separate pulses But dispersion sets min time between pulses This is called wave pipelining in circuits In most circuits, dispersion is high Delay fast tokens so they don’t catch slow ones. 11: Sequential Circuits

Sequencing Overhead Use flip-flops to delay fast tokens so they move through exactly one stage each cycle. Inevitably adds some delay to the slow tokens Makes circuit slower than just the logic delay Called sequencing overhead Some people call this clocking overhead But it applies to asynchronous circuits too Inevitable side effect of maintaining sequence 11: Sequential Circuits

Sequencing Elements Latch: Level sensitive a.k.a. transparent latch, D latch Flip-flop: edge triggered A.k.a. master-slave flip-flop, D flip-flop, D register Timing Diagrams Transparent Opaque Edge-trigger 11: Sequential Circuits

Latch Design Pass Transistor Latch Pros + Tiny + Low clock load Cons Vt drop nonrestoring backdriving output noise sensitivity dynamic (the output floats when the latch is opaque) diffusion input (input given to drain instead of gait) اگر پایه ای دینامیک باشد (یعنی امکان فلوت بودن داشته باشد) در طول زمان ممکن است در اثر نشتی تغییر حالت دهد. بک درایونیگ: وقتی حالت لچ مستقیما روی خروجی قرار می گیرد (به سیم خروجی وصل می شود) و امکان فلوت شدن هم دارد نویزی که روی خروجی می افتد می تواند حالت را تحت تاثیر قرار دهد. وقتی ورودی روی پایه دیفیوژن قرار می گیرد تحلیل و محاسبه تاخیر دشوار می شود. ضمنا نویزپذیری نیز زیاد می شود. Used in 1970’s 11: Sequential Circuits

Latch Design Transmission gate + No Vt drop - Requires inverted clock 11: Sequential Circuits

Latch Design Inverting buffer + Restoring + No backdriving + Fixes either Output noise sensitivity Or diffusion input Inverted output Dynamic 11: Sequential Circuits

Latch Design Tristate feedback + Static Backdriving risk Static latches are now essential because of leakage بک درایوینگ: اگر نویز ضربه ای بزرگی روی خروجی بیفتد گره ایکس که حالت است را خراب می کند (می تواند حالت را تغییر دهد) 11: Sequential Circuits

Latch Design Buffered input + Fixes diffusion input + Noninverting 11: Sequential Circuits

Latch Design Buffered output + No backdriving Widely used in standard cells + Very robust (most important) Rather large Rather slow (1.5 – 2 FO4 delays) High clock loading 11: Sequential Circuits

Latch Design Datapath latch + smaller + faster - unbuffered input 11: Sequential Circuits

Flip-Flop Design Flip-flop is built as pair of back-to-back latches 11: Sequential Circuits

Enable Enable: ignore clock when en = 0 Mux: increase latch D-Q delay Clock Gating: increase en setup time, skew 11: Sequential Circuits

Reset Force output low when reset asserted Synchronous vs. asynchronous در حالت آسنکرون کلاک ریست به نحوی اعمال می شود که چه کلاک بیاید (لبه کلاک یا سطح کلاک یا هر چیز دیگر) چه نیاید با یک شدن ریست، ریست بلافاصله انجام می شود. 11: Sequential Circuits

Set / Reset Set forces output high when enabled Flip-flop with asynchronous set and reset 11: Sequential Circuits

Sequencing Methods Flip-flops 2-Phase Latches Pulsed Latches چنین ساختارهایی می توانند به صورت متوالی پشت هم قرار بگیرند بدون آنکه خطر تداخل اطلاعات وجود داشته باشد. مثلا در حالت میانی (لچ های دو فاز) وقتی فی دو مقدار یک را بگیرد لچ دوم شفاف می شود و می تواند تغییرات ورودیش را انتقال دهد. ولی در این بازه به خاطر آنکه لچ اول مات است خروجی اولی (که همان ورودی دومی است) تغییر نمی کند و لذا تداخل رخ نمی دهد. لچ پالسی هم دقیقا مانند فلیپ فلاپ عمل می کند. 11: Sequential Circuits

Timing Diagrams Contamination and Propagation Delays tpd tcd tpcq tccq Logic Prop. Delay tcd Logic Cont. Delay tpcq Latch/Flop Clk->Q Prop. Delay tccq Latch/Flop Clk->Q Cont. Delay tpdq Latch D->Q Prop. Delay tcdq Latch D->Q Cont. Delay tsetup Latch/Flop Setup Time thold Latch/Flop Hold Time The data input must be stable for some window around the rising edge of the flop if it is to be reliably sampled. Specifically, the input D must have settled by some setup time tsetup before the rising edge of clk and should not change again until a hold time thold after the clock edge. 11: Sequential Circuits

Max-Delay: Flip-Flops 11: Sequential Circuits

Max Delay: 2-Phase Latches 11: Sequential Circuits

Max Delay: Pulsed Latches However, if the pulse is narrower than the setup time, the data must set up before the pulse rises, as shown in Figure 10.8(b). 11: Sequential Circuits

Min-Delay: Flip-Flops ورودی هر فیلیپ فلاپ باید به اندازه «تی هولد» بعد از لبه کلاک تغییر نکند. حداقل تاخیر تا اعمال تغییرات باید از این مقدار بیشتر باشد. توجه کنید که اگر این ویژگی برقرار نباشد نمی توان با تغییر کلاک مشکل را حل کرد و تنها راه تغییر منطق مدار ترکیبی برای افزایش تاخیر است. 11: Sequential Circuits

Min-Delay: 2-Phase Latches Hold time reduced by nonoverlap Paradox: hold applies twice each cycle, vs. only once for flops. But a flop is made of two latches! 11: Sequential Circuits

Min-Delay: Pulsed Latches Hold time increased by pulse width 11: Sequential Circuits

Time Borrowing In a flop-based system: Data launches on one rising edge Must setup before next rising edge If it arrives late, system fails If it arrives early, time is wasted Flops have hard edges In a latch-based system Data can pass through latch while transparent Long cycle of logic can borrow time into next As long as each loop completes in one cycle 11: Sequential Circuits

Time Borrowing Example در شکل بالا مدار ترکیبی اولی کارش را از کمی بعد از لبه بالا رونده فی یک شروع می کند و قاعدتا باید تا لبه پایین رونده آن تمام کند ولی اگر دیرتر تمام کند در صورتی که مدار ترکیبی بعدی در مدت کوتاه تری جواب را آماده کند اشکالی پیش نمی آید. به عبارتی اولی می تواند از دومی زمان قرض بگیرد. خط چین ها نشان می دهد که کدام بخش مجاز است کارش را تا چه حد طول دهد. در پایپلاین امکان قرض گرفتن زمان بین نیمه سیکل ها و نیز بین سیکل های کامل موجود است اما در حلقه ها فقط بین نیمه سیکل ها می توان زمان قرض گرفت. علت : در حلقه اگر هر دو بخواهند بیشتر باشند باشند جمعشان از یک دوره تناوب بالا می زند و در هر مرحله اندکی شیفت ایجاد شده و بعد از چند مرحله یک داده کلا میس می شود. ولی در پایپلاین امکان قرض گرفتن از بعدی ها و جبران با کوتاه بودن بعدی ها وجود دارد. 11: Sequential Circuits

How Much Borrowing? 2-Phase Latches Pulsed Latches 11: Sequential Circuits

Clock Skew We have assumed zero clock skew Clocks really have uncertainty in arrival time Decreases maximum propagation delay Increases minimum contamination delay Decreases time borrowing برای فلیپ فلاپ بدترین حالت برای ماکس دیلی مربوط به حالتی است که فلاپ اولی کلاکش را دیر بگیرد و کلاک دومی زود برسد. برای فلیپ فلاپ بدترین حالت برای مین دیلی مربوط به حالتی است که فلاپ اولی کلاکش را زود بگیرد و کلاک دومی دیر برسد. 11: Sequential Circuits

Skew: Flip-Flops 11: Sequential Circuits

Skew: Latches 2-Phase Latches Pulsed Latches 11: Sequential Circuits توجه کنید اسکیو که در روابطی که بر اساس زمان ورود و خروج دیتا مشخص شده اند ( و نه کلاک) اثری ندارد. مثلا در رابطه اول. اما در روابطی که بر مبنای لبه های کلاک مشخص شده اند اثر خواهد داشت. Pulsed Latches 11: Sequential Circuits

Two-Phase Clocking* If setup times are violated, reduce clock speed If hold times are violated, chip fails at any speed In this class, working chips are most important No tools to analyze clock skew An easy way to guarantee hold times is to use 2-phase latches with big nonoverlap times Call these clocks f1, f2 (ph1, ph2) 11: Sequential Circuits

Safe Flip-Flop Past years used flip-flop with nonoverlapping clocks Slow – nonoverlap adds to setup time But no hold times In industry, use a better timing analyzer Add buffers to slow signals if hold time is at risk 11: Sequential Circuits

Adaptive Sequencing Designers include timing margin Voltage Temperature Process variation Data dependency Tool inaccuracies Alternative: run faster and check for near failures Idea introduced as “Razor” Increase frequency until at the verge of error Can reduce cycle time by ~30% ایده اصلی: به جای استفاده از مارجین های از پیش تعیین شده، سیگنال خطا را تولید می کنیم سپس فرکانس سیستم را تا حدی پایین می آوریم که خطا نداشته باشیم. پایینی (که در مسیر اصلی قرار گرفته) یک لچ است و بالایی (که در مسیر چک قرار گرفته) یک فلیپ فلاپ. 11: Sequential Circuits

Summary Flip-Flops: Very easy to use, supported by all tools 2-Phase Transparent Latches: Lots of skew tolerance and time borrowing Pulsed Latches: Fast, some skew tol & borrow, hold time risk 11: Sequential Circuits