Structura pipeline a unui procesor MIPS

Considerații preliminare Tip instructiune Faza de fetch Citire registri Operatie ALU Acces la date Scriere registru Timp total Load word (lw) 200ps 100ps 800ps Stoare word (sw) 700ps R-format (add, sub...) 600ps Branch (beq) 500ps

Considerații preliminare

Considerații preliminare

Considerații preliminare

Etapele pipeline

Calea de date pentru pipeline

Execuţia instrucţiunii lw – IF

Execuţia instrucţiunii lw - ID

Execuţia instrucţiunii lw - EX

Execuţia instrucţiunii lw - MEM

Execuţia instrucţiunii lw - WB

Execuţia instrucţiunii sw – MEM

Execuţia instrucţiunii sw – WB

Execuția pipline a unei secvențe de instrucțiuni independente

Controlul ȋn execuția pipeline

Controlul ȋn execuția pipeline - detalii

Hazardul ȋn execuția pipeline Prin hazard ȋn funcționarea pipeline vom ȋnțelege acele situații când execuția unei noi instrucțiuni nu se poate realiza pe următorul ciclu. Pot fi puse ȋn evidență trei tipuri de hazard: Hazard structural (structural hazard) – atunci când hardware-ul nu suportă execuția unei anumite combinații de instrucțiuni ȋn acelaşi ciclu. În cazul procesoarelor MIPS setul de instrucțiuni a fost astfel gandit ȋncât să evite acest tip de hazard atât timp cât există o memorie de instrucțiuni şi o memorie de date. Hazard al datelor (data hazard) – atunci când execuția unei instrucțiuni este blocată deoarece instrucțiunile anterioare nu i-au furnizat ȋncă datele necesare. Hazard la citirea din memorie (load-use data hazard) – o formă specifică de hazard al datelor ȋn care data care se ȋncarcă din memorie nu este ȋncă disponibilă pentru următoarea instrucțiune. Hazard al controlului (control hazard, branch hazard) - atunci când instrucțiunea executată nu este instrucțiunea corectă (ȋn cazul instrucțiunilor de ramificare).

Hazardul datelor ȋn execuția pipeline Se datorează dependenței execuției unei instrucțiuni de rezultatul execuției unei instrucțiuni anterioare ȋncă nefinalizată. add $s0, $t0, $t1 sub $t2, $s0, $t3

Hazardul datelor ȋn execuția pipeline lw $t1, 0($t0) lw $t2, 4($t0) add $t3, $t1, $t2 sw $t3,12($t0) lw $t4, 8($t0) add $t5, $t1, $t4 sw $t5, 16($t0) sw $5, 16($t0)

Hazardul datelor ȋn execuția pipeline

Hazardul datelor ȋn execuția pipeline

Modificarea procesorului pentru eliminarea hazardurilor

Modificarea procesorului pentru eliminarea hazardurilor

Modificarea procesorului pentru eliminarea hazardurilor 1a. EX/MEM.RegisterRd=ID/EX.RegisterRs 1b. EX/MEM.RegisterRd=ID/EX.RegisterRt 2a. MEM/WB.RegisterRd=ID/EX.RegisterRs 2b. MEM/WB.RegisterRd=ID/EX.RegisterRt

Modificarea procesorului pentru eliminarea hazardurilor

Modificarea procesorului pentru eliminarea hazardurilor EX hazard: IF (EX/MEM.RegWrite and (EX/MEM.registerRd0) and (EX/MEM.RegisterRd=ID/EX.RegisterRs)) ForwardA=10 and (EX/MEM.RegisterRd=ID/EX.RegisterRt)) ForwardB=10

Modificarea procesorului pentru eliminarea hazardurilor MEM hazard: IF (MEM/WB.RegWrite and (MEM/WB.registerRd0) and (MEM/WB.RegisterRd=ID/EX.RegisterRs)) ForwardA=01 and (MEM/WB.RegisterRd=ID/EX.RegisterRt)) ForwardB=01

Modificarea procesorului pentru eliminarea hazardurilor add $1, $1, $2 add $1, $1, $3 add $1, $1, $4

Modificarea procesorului pentru eliminarea hazardurilor

Modificarea procesorului pentru eliminarea hazardurilor IF (MEM/WB.RegWrite and (MEM/WB.registerRd0) and (EX/MEM.RegisterRdID/EX.RegisterRs) and (MEM/WB.RegisterRd=ID/EX.RegisterRs)) ForwardA=01 and (EX/MEM.RegisterRdID/EX.RegisterRt) and (MEM/WB.RegisterRd=ID/EX.RegisterRt)) ForwardB=01

Furtul de ciclu if (ID/EX.MemRead and ((ID/EX.RegisterRt=IF/ID.RegisterRs) or (ID/EX.Register Rt=IF/ID.RegisterRt))) stall the pipeline

Furtul de ciclu

Furtul de ciclu

Furtul de ciclu

Hazardul controlului

Hazardul controlului

Întrebări?