مدرس : شهرزاد گلستانی Website: www.shgolestani.ir معماری کامپیوتر مدرس : شهرزاد گلستانی Website: www.shgolestani.ir

فصل پنج: سازمان و طراحي کامپيوتر پايه

سازمان و طراحي کامپيوتر پايه • کدهاي دستورالعمل • ثبات هاي کامپيوتر • دستورالعمل های کامپيوتر • زمان بندي و کنترل • سیکل دستورالعمل • دستورالعمل های ارجاع به حافظه • ورودي-خروجي و وقفه • تشريح کامل کامپيوتر • طراحي کامپيوتر پايه • طراحي مدار منطقی انباره

سيستم گذرگاه عمومي AR PC DR AC INPR IR TR OUTR S2 S1 S0 Bus Memory unit 4096 x 16 LD INR CLR Address Read Write AR PC LD INR CLR DR AC ALU E INPR IR LD TR OUTR Clock 16-bit common bus 7 1 2 3 4 5 6

دستورالعمل هاي ارجاع به حافظه

دستورالعملهاي حافظه‌اي AND: D0 : AC  AC ^ M[AR] D0T4: DR  M[AR] D0T5: AC  AC ^ DR , SC  0 ADD: D1 : AC  AC + M[AR] , E  Cout D1T4: DR  M[AR] D1T5: AC  AC + DR , E  Cout , SC  0

دستورالعملهاي حافظه‌اي LDA: (Load Accumulator) D2 : AC  M[AR] D2T4: DR  M[AR] D2T5: AC  DR , SC  0 STA: (Store Accumulator) D3T4: M[AR]  AC , SC  0

دستورالعملهاي حافظه‌اي BUN: (Branch Unconditionally) D4: PC  AR D4T4 : PC  AR , SC  0 BSA: (Branch And Save Return Address) D5 : M[AR]  PC , PC  AR + 1 D5T4: M[AR]  PC , AR  AR + 1 D5T5: PC  AR , SC  0

دستورالعملهاي حافظه‌اي ISZ: (Increment and Skip-if-Zero) D6 : M[AR]  M[AR] + 1 , If M[AR] + 1 = 0 then PC  PC + 1 D6T4: DR  M[AR] D6T5: DR  DR + 1 D6T4: M[AR]  DR , if (DR = 0) then (PC  PC + 1) , SC  0

BSA , BUN دستورالعمل BSA عملی به نام فراخوانی زیر روال را انجام می دهد. دستور BUN در انتهای زیر روال عملی که به آن بازگشت از زیر روال می گویند را انجام می دهد.

دستورالعمل های حافظه ای

ورودی / خروجی یک کامپیوتر باید بتواند با محیط خارج ارتباط برقرار کند تا مفید واقع شود. در کامپیوتر پایه فرض می کنیم یک دستگاه ورودی (صفحه کلید) و یک دستگاه خروجی (چاپگر) داریم. اطلاعات ورودی از صفحه کلید به ثبات INPR منتقل می شود. اطلاعات خروجی از طریق ثبات OUTR به چاپگر منتقل می شود.

ورودی / خروجی وضعیت پرچم FGI حالت اولیه FGI = 0 پرچم FGO یعنی ثبات OUTR آماده پذیرش اطلاعات جدید برای چاپ است. FGO = 1 اطلاعات از AC به OUTR منتقل شده و پرچم FGO را 0 می کند. یعنی اطلاعاتی برای چاپگر وجود دارد FGO = 0 چاپگر پس از چاپ این اطلاعات FGO را 1 می کند. وضعیت پرچم FGI حالت اولیه FGI = 0 اطلاعات جدید از ورودی وارد INPR شده است. FGI = 1 Cpu اطلاعات را برداشته و این پرچم را 0 می کند. حال ثبات آماده است تا ورودی بعدی را دریافت کند.

دستورات ورودی / خروجی 8

انتقال تحت کنترل برنامه: وقفه انتقال تحت کنترل برنامه: سرکشی وقفه وقفه: وسیله خارجی به هنگام آماده بودن برای انتقال، کامپیوتر را آگاه سازد. فلیپ فلاپ IEN فلیپ فلاپ R فلوچارت سیکل وقفه: سیکل وقفه: آدرس موجود در PC در خانه 0 حافظه ذخیره می شود. آدرس روال وقفه در خانه 1 حافظه ذخیره شده است. در نهایت با صفر کردن IEN و R اطمینان حاصل می کند که در طول سرویس دهی به این وقفه، هیچ وقفه دیگری رخ نخواهد داد.

مثالی از سیکل وقفه

عبارات انتقال ثبات برای سیکل وقفه فلیپ فلاپ R به شرطی 1 می شود که: فازهای برداشت و دیکد:

فلوچارت کامپیوتر پایه

ليست كلي ريزعمليات ها Fetch Decode Indirect Interrupt Memory-Reference AND ADD LDA STA BUN BSA ISZ RT0: RT1: RT2: D7IT3: RT0: RT1: RT2: D0T4: D0T5: D1T4: D1T5: D2T4: D2T5: D3T4: D4T4: D5T4: D5T5: D6T4: D6T5: D6T6: AR  PC IR  M[AR], PC  PC + 1 D0, ..., D7  Decode IR(12 ~ 14), AR  IR(0 ~ 11), I  IR(15) AR  M[AR] R  1 AR  0, TR  PC M[AR]  TR, PC  0 PC  PC + 1, IEN  0, R  0, SC  0 DR  M[AR] AC  AC  DR, SC  0 AC  AC + DR, E  Cout, SC  0 AC  DR, SC  0 M[AR]  AC, SC  0 PC  AR, SC  0 M[AR]  PC, AR  AR + 1 DR  DR + 1 M[AR]  DR, if(DR=0) then (PC  PC + 1), SC  0 T0T1T2(IEN)(FGI + FGO):

ليست كلي ريزعمليات ها Register-Reference CLA CLE CMA CME CIR CIL INC SPA SNA SZA SZE HLT Input-Output INP OUT SKI SKO ION IOF D7IT3 = r IR(i) = Bi r: rB11: rB10: rB9: rB8: rB7: rB6: rB5: rB4: rB3: rB2: rB1: rB0: D7IT3 = p p: pB11: pB10: pB9: pB8: pB7: pB6: (Common to all register-reference instr) (i = 0,1,2, ..., 11) SC  0 AC  0 E  0 AC  AC E  E AC  shr AC, AC(15)  E, E  AC(0) AC  shl AC, AC(0)  E, E  AC(15) AC  AC + 1 If(AC(15) =0) then (PC  PC + 1) If(AC(15) =1) then (PC  PC + 1) If(AC = 0) then (PC  PC + 1) If(E=0) then (PC  PC + 1) S  0 (Common to all input-output instructions) (i = 6,7,8,9,10,11) AC(0-7)  INPR, FGI  0 OUTR  AC(0-7), FGO  0 If(FGI=1) then (PC  PC + 1) If(FGO=1) then (PC  PC + 1) IEN  1 IEN  0

طراحی کامپیوتر پایه کامپیوتر پایه از بخش های سخت افزاری زیر تشکیل شده است: یک واحد حافظه با 4096 کلمه 16 بیتی 9 ثبات: AR, PC,DR, AC, IR, TR, OUTR, INPR,SC 7 فلیپ فلاپ: I, S, E, R, IEN, FGI, FGO دو دیکدر: یک دیکدر عملیاتی 3x8 و یک دیکدر زمانی 4x16 یک گذرگاه مشترک 16 بیتی کنترل منطقی گیتی جمع کننده و مدار منطقی متصل به ورودی AC

گیت های مدار کنترل خروجی های مدار کنترل منطقی عبارتند از: سیگنال های کنترل ورودی 9 عدد ثبات سیگنال های کنترل خواندن و نوشتن سیگنال های نشاندن، پاک کردن و مکمل سازی فلیپ فلاپ ها سیگنال S2, S1, S0 برای انتخاب ثبات گذرگاه سیگنال های کنترل منطقی جمع کننده AC

گیت های مدار کنترل ثبات AR

ليست كلي ريزعمليات ها Fetch Decode Indirect Interrupt Memory-Reference AND ADD LDA STA BUN BSA ISZ RT0: RT1: RT2: D7IT3: RT0: RT1: RT2: D0T4: D0T5: D1T4: D1T5: D2T4: D2T5: D3T4: D4T4: D5T4: D5T5: D6T4: D6T5: D6T6: AR  PC IR  M[AR], PC  PC + 1 D0, ..., D7  Decode IR(12 ~ 14), AR IR(0-11), I IR(15) AR  M[AR] R  1 AR  0, TR  PC M[AR]  TR, PC  0 PC  PC + 1, IEN  0, R  0, SC  0 DR  M[AR] AC  AC  DR, SC  0 AC  AC + DR, E  Cout, SC  0 AC  DR, SC  0 M[AR]  AC, SC  0 PC  AR, SC  0 M[AR]  PC, AR  AR + 1 DR  DR + 1 M[AR]  DR, if(DR=0) then (PC  PC + 1), SC  0 T0T1T2(IEN)(FGI + FGO):

ليست كلي ريزعمليات ها Register-Reference CLA CLE CMA CME CIR CIL INC SPA SNA SZA SZE HLT Input-Output INP OUT SKI SKO ION IOF D7IT3 = r IR(i) = Bi r: rB11: rB10: rB9: rB8: rB7: rB6: rB5: rB4: rB3: rB2: rB1: rB0: D7IT3 = p p: pB11: pB10: pB9: pB8: pB7: pB6: (Common to all register-reference instr) (i = 0,1,2, ..., 11) SC  0 AC  0 E  0 AC  AC E  E AC  shr AC, AC(15)  E, E  AC(0) AC  shl AC, AC(0)  E, E  AC(15) AC  AC + 1 If(AC(15) =0) then (PC  PC + 1) If(AC(15) =1) then (PC  PC + 1) If(AC = 0) then (PC  PC + 1) If(E=0) then (PC  PC + 1) S  0 (Common to all input-output instructions) (i = 6,7,8,9,10,11) AC(0-7)  INPR, FGI  0 OUTR  AC(0-7), FGO  0 If(FGI=1) then (PC  PC + 1) If(FGO=1) then (PC  PC + 1) IEN  1 IEN  0

گیت های مدار کنترل ثبات AR Load Clear Increment

گیت های مدار کنترل ثبات AR

کنترل فلیپ فلاپ های منفرد گیت های کنترل 7 فلیپ فلاپ: چنانچه از یک فلیپ فلاپ JK برای IEN استفاده کنیم، مدار کنترلی آن به شکل زیر خواهد بود:

کنترل گذرگاه مشترک گذرگاه توسط ورودی های انتخاب s2, s1, s0 کنترل می شود. جدول زیر اعداد اعمال شده به ورودی های کنترل برای انتخاب هر ثبات را نشان می دهد. توابع بولی برای این انکدر بدینصورت خواهد بود:

مدار کنترلی برای ورودی انتخاب گذرگاه برای تعیین مدار منطقی ورودی انکدر، باید توابع کنترلی که ثبات مربوطه را روی گذرگاه قرار می دهند تعیین کرد. مثلاً، مدار منطقی مربوط به x1=1، تمام عبارات انتقال ثبات که در آنها AR منبع است را پیدا کنید. تمرین: تمام ورودی های مدار فوق را بدست آورده و ترسیم کنید.