VHDL

Exemplo de construção IF ELSE -- Exemplo do uso de if else -- Esta descrição sintetiza uma porta nxor -- Isto é um comentário em VHDL ENTITY exemplo_if IS PORT ( a, b : IN BIT; c : OUT BIT ); END exemplo_if; ARCHITECTURE comportamental OF exemplo_if IS BEGIN PROCESS (a, b) -- processo envolve a construção IF ELSE BEGIN IF (a = b) THEN c <= '1'; -- bit (entre aspas simples) ELSE c <= '0'; -- bit (entre aspas simples) END IF; END PROCESS; END comportamental;

-- Uso do tipo STD_LOGIC -- Esta descrição sintetiza um buffer tri_state library IEEE; -- biblioteca IEEE use ieee.std_logic_1164.all; -- pacote define tipo STD_LOGIC ENTITY buffer_tri_state IS PORT ( a, habilita : IN STD_LOGIC; b : OUT STD_LOGIC); END buffer_tri_state; ARCHITECTURE comportamental OF buffer_tri_state IS BEGIN PROCESS (a ) -- processo envolve a construção IF ELSE BEGIN IF (habilita = '1') THEN b <= a; ELSE b <= 'Z'; -- símbolo de alta impedância (entre aspas simples) END IF; END PROCESS; END comportamental;

Simulação do Buffer tri-state