Flip-Flop J-K

Flip-Flop J-K LATCH RS

Flip-Flop J-K Análise: 1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM LATCH RS R S

Flip-Flop J-K Análise: 2o. CASO => J = 0; K = 1 =>

Flip-Flop J-K Análise: Q = 0 2o. CASO => J = 0; K = 1 => Q = 0; Q_inv = 1 Q Q_inv R C S R E S E T LATCH RS Se Q = 0 Vcc Q = 0 Q Se Q = 1 R C Q_inv S

Flip-Flop J-K Análise: Q = 1 Vcc Q = 1 3o. CASO => J = 1; K = 0 => Q = 1; Q_inv = 0 Q R C S E T Q_inv S Se Q = 0; Q_inv = 1 LATCH RS Q = 1 Q Se Q = 1; Q_inv = 0 R C Q_inv S

Flip-Flop J-K Análise: Q = 1 Vcc Q = 1 4o. CASO => J = 1; K = 1 => Q = (Qn)’; Q R I N V E R T C Q_inv S Se Q = 0; Q_inv = 1 LATCH RS Vcc Q = 0 Q Se Q = 1; Q_inv = 0 R C Q_inv S

Flip-Flop J-K Símbolo Tabela de Transição Q J C Q_inv K C J K Qn+1 X X Qn 1 (Qn)’ Q J C Q_inv K Símbolo

Descrição VHDL – Flip- Flop JK com reset assíncrono library IEEE; use ieee.std_logic_1164.all; use IEEE.std_logic_arith.all; entity ff_jk is port ( j, k, clock, reset_n : in std_logic; q, qinv : out std_logic ); end ff_jk; architecture comportamental of ff_jk is signal qaux : std_logic; begin process (j, k, clock, reset_n) if reset_n = '0' then q <= '0'; qinv <= '1'; elsif rising_edge (clock) then if j = '0' and k = '1' then qaux <= '0'; elsif j = '1' and k = '0' then q <= '1'; qaux <= '1'; qinv <= '0'; elsif j = '1' and k = '1' then q <= not qaux; qinv <= qaux; qaux <= not qaux; end if; end process; end comportamental; Descrição VHDL – Flip- Flop JK com reset assíncrono

Simulação Flip-Flop J-K RESET Assíncrono Inverte saídas Estado SET Estado RESET

Flip-Flop tipo T T Símbolo Q J Tabela de Transição C Q_inv K T C T Qn+1 X Qn 1 (Qn)’

Descrição VHDL – Flip- Flop T com reset assíncrono library IEEE; use ieee.std_logic_1164.all; use IEEE.std_logic_arith.all; entity ff_t is port ( t, clock, reset_n : in std_logic; q, qinv : out std_logic ); end ff_t; architecture comportamental of ff_t is signal qaux : std_logic; begin process (t, clock, reset_n) if reset_n = '0' then q <= '0'; qinv <= '1'; qaux <= '0'; elsif rising_edge (clock) then if t= '1' then q <= not qaux; qaux <= not qaux; qinv <= qaux; end if; end process; end comportamental;

Simulação Flip-Flop Tipo T