חלק ג’ - תהליכי שכבות דקות ל- VLSI

Slides:



Advertisements
Similar presentations
MICROELECTROMECHANICAL SYSTEMS ( MEMS )
Advertisements

Sputtering Eyal Ginsburg WW49/00.
Sputtering Eyal Ginsburg WW46/02.
6.1 Transistor Operation 6.2 The Junction FET
BEOL Al & Cu.
ECE 6466 “IC Engineering” Dr. Wanda Wosik
Process Flow Steps Steps –Choose a substrate  Add epitaxial layers if needed –Form n and p regions –Deposit contacts and local interconnects –Deposit.
Chapter 2 Modern CMOS technology
Section 3: Etching Jaeger Chapter 2 Reader.
ECE/ChE 4752: Microelectronics Processing Laboratory
INTEGRATED CIRCUITS Dr. Esam Yosry Lec. #6.
שיקוע מפאזה גזית - יישומים יישומי מבודדים ומוליכים ליצירת חיבורי ביניים פרופ ’ יוסי שחם המחלקה לאלקטרוניקה פיזיקלית, אונ ’ ת ” א.
שיקוע מפאזה גזית בעזרת פלזמה - PECVD שיקוע מבודדים ומוליכים ליצירת חיבורי ביניים בסיוע פלזמה פרופ ’ יוסי שחם המחלקה לאלקטרוניקה פיזיקלית, אונ ’ ת ” א.
Device Fabrication Technology
YSD מבוא לתהליכי מזעור - טכנולוגיות ייצור VLSI Lecture 1 Yosi Shacham-Diamand Department of Physical Electronics Tek-Aviv University, Ramat-Aviv,
The Deposition Process
ECE/ChE 4752: Microelectronics Processing Laboratory
INTEGRATED CIRCUITS Dr. Esam Yosry Lec. #5.
Lesson 2. Galvanic Cells In the reaction between Zn and CuSO 4, the zinc is oxidized by copper (II) ions. Zn 0 (s) + Cu 2+ (aq) + SO 4 2-  Cu 0 (s) +
Film Deposition in IC Fabrication
Rochester Institute of Technology - MicroE © REP/LFF 8/17/2015 Metal Gate PMOS Process EMCR201 PMOS page-1  10 Micrometer Design Rules  4 Design Layers.
INTEGRATED CIRCUITS Dr. Esam Yosry Lec. #7. Etching  Introduction  Etching  Wet Etching  Dry Etching  Plasma Etching  Wet vs. Dry Etching  Physical.
ES 176/276 – Section # 2 – 09/19/2011 Brief Overview from Section #1 MEMS = MicroElectroMechanical Systems Micron-scale devices which transduce an environmental.
Semiconductor Processing (front-end) Stuart Muter /02/2002.
Z. Feng VLSI Design 1.1 VLSI Design MOSFET Zhuo Feng.
McGill Nanotools Microfabrication Processes
CS/EE 6710 CMOS Processing. N-type Transistor + - i electrons Vds +Vgs S G D.
Lecture 12.0 Deposition. Materials Deposited Dielectrics –SiO2, BSG Metals –W, Cu, Al Semiconductors –Poly silicon (doped) Barrier Layers –Nitrides (TaN,
Thin Film Deposition Quality – composition, defect density, mechanical and electrical properties Uniformity – affect performance (mechanical , electrical)
INTEGRATED CIRCUITS Dr. Esam Yosry Lec. #2. Chip Fabrication  Silicon Ingots  Wafers  Chip Fabrication Steps (FEOL, BEOL)  Processing Categories 
Why do we put the micro in microelectronics?. Why Micro? 1.Lower Energy and Resources for Fabrication 2.Large Arrays 3.Minimally Invasive 4.Disposable.
Why do we put the micro in microelectronics?. Why Micro? 1.Lower Energy and Resources for Fabrication 2.Large Arrays 3.Minimally Invasive 4.Disposable.
Manufacturing Process
Integrated Circuit Devices Professor Ali Javey Summer 2009 Fabrication Technology.
IC Process Integration
SEMINAR ON IC FABRICATION MD.ASLAM ADM NO:05-125,ETC/2008.
Semiconductor Manufacturing Technology Michael Quirk & Julian Serda © October 2001 by Prentice Hall Chapter 9 IC Fabrication Process Overview.
Dielectrics • Dielectrics electrically and
KUKUM – SHRDC INSEP Training Program 2006 School of Microelectronic Engineering Lecture IV Metallization.
Text Book: Silicon VLSI Technology Fundamentals, Practice and Modeling Authors: J. D. Plummer, M. D. Deal, and P. B. Griffin Class: ECE 6466 “IC Engineering”
EE141 © Digital Integrated Circuits 2nd Manufacturing 1 Manufacturing Process Dr. Shiyan Hu Office: EERC 731 Adapted and modified from Digital Integrated.
Introduction to CMOS VLSI Design CMOS Fabrication and Layout Harris, 2004 Updated by Li Chen, 2010.
© 2001 by Prentice HallSemiconductor Manufacturing Technology by Michael Quirk and Julian Serda Semiconductor Manufacturing Technology Michael Quirk &
Top Down Manufacturing
Top Down Method Etch Processes
Introduction EE1411 Manufacturing Process. EE1412 What is a Semiconductor? Low resistivity => “conductor” High resistivity => “insulator” Intermediate.
EMT362: Microelectronic Fabrication Interlevel Dielectric Technology
Spencer/Ghausi, Introduction to Electronic Circuit Design, 1e, ©2003, Pearson Education, Inc. Chapter 3, slide 1 Introduction to Electronic Circuit Design.
IC Processing. Initial Steps: Forming an active region Si 3 N 4 is etched away using an F-plasma: Si3dN4 + 12F → 3SiF 4 + 2N 2 Or removed in hot.
©2008 R. Gupta, UCSD COSMOS Summer 2008 Chips and Chip Making Rajesh K. Gupta Computer Science and Engineering University of California, San Diego.
Digital Integrated Circuits Adapted from EECS 141 copyright UCB 1996 Manufacturing Process תהליך CMOS פרופ ’ יוסי שחם המחלקה לאלקטרוניקה פיזיקלית אוניברסיטת.
ADVANCED HIGH DENSITY INTERCONNECT MATERIALS AND TECHNIQUES DIVYA CHALLA.
Chapter13 :Metallization
Etching: Wet and Dry Physical or Chemical.
CMOS VLSI Fabrication.
CMOS FABRICATION.
Top Down Method The Deposition Process Author’s Note: Significant portions of this work have been reproduced and/or adapted with permission from material.
Thin films
Process integration 2: double sided processing, design rules, measurements
CMOS Fabrication CMOS transistors are fabricated on silicon wafer
Prof. Jang-Ung Park (박장웅)
EMT362: Microelectronic Fabrication Multi Level Interconnect
Lecture 6 Metallization.
Metallization.
Modern Semiconductor Devices for Integrated Circuits (C. Hu) Slide 3-1 Chapter 3 Device Fabrication Technology About transistors (or 10 billion for.
1.6 Magnetron Sputtering Perpendicular Electric Magnetic Fields.
Lecture #25 OUTLINE Device isolation methods Electrical contacts to Si
Thermal oxidation Growth Rate
METALLIZATION.
CSE 87 Fall 2007 Chips and Chip Making
Presentation transcript:

חלק ג’ - תהליכי שכבות דקות ל- VLSI מבוא לתהליכי מזעור - טכנולוגיות ייצור VLSI חלק ג’ - תהליכי שכבות דקות ל- VLSI Yosi Shacham-Diamand Department of Physical Electronics Tek-Aviv University, Ramat-Aviv, 69978 yosish@eng.tau.ac.il Introduction to VLSI, TAU 2000

תוכן שיקוע שכבות דקות איכול שכבות דקות תהליכי סימום ( DOPING ) ניקוי סיכום

First transistor and first integrated circuit n John Bardeen, William Shockley and Walter Brattain invented the transistor in 1947. n This transistor was a point-contact transistor made out of Germanium not Silicon which is widely used today. n The idea of an integrated circuit was conceived at the same time by Jack kilby of Texas Instruments and Robert Noyce of Fairchild semiconductor.

IBM CMOS 7S process

שכבות מבודדים שכבות מוליכים שכבות מוליכים למחצה גידול שכבות דקות שכבות מבודדים שכבות מוליכים שכבות מוליכים למחצה

סוגי מצע סיליקון - פרוסות בקוטר 200 מ”מ, (300 מ”מ בעתיד הקרוב) סיליקון-גרמניום - טכנולוגיה למעגלים מהירים סיליקון על מבודד (SOI ) - טכנולוגיה עתידית

מבודדים תחמוצת סיליקון סיליקון ניטריד פולימרים אורגנים מבודדים עם מקדם דיאלקטרי נמוך ( LOW-K)

מבנים גבישיים: קוורץ, קריסטובלייט, טרידימייט מבנה אמורפי: סיליקה תחמוצת סיליקון - החומר החשוב ביותר בתעשיית המעגלים המשולבים ( לאחר הסיליקון כמובן…) מבנים גבישיים: קוורץ, קריסטובלייט, טרידימייט מבנה אמורפי: סיליקה שיטות הכנה: שיקוע מפאזה גזית - ע”י ראקציה כימית שיקוע פיזי - התזה חימצון סיליקון

מבנה תחמוצת סיליקון The oxygen atoms are electronegative, and some of the silicon valence electron density is transferred to the oxygen neighbors,

תחמוצת סיליקון r, density = 2.0-2.3 gm/cm3 s = varies widely EBV >1E7 V/cm in thermal oxides; Thermal conductivity = 0.01 W/cm K (bulk) Thermal diffusivity = 0.009 cm2/sec (bulk) CTE = 0.5 ppm/ K n = 1.46 [thermal oxide] er = 3.9 [thermal oxide]; note: properties of CVD oxides vary widely depending on H

הכנת תחמוצת סיליקון תרמית: חמצון סיליקון Wet oxidation Si + H2O SiO2 + 2H2 Water vapors forms a pair of non-bridging hydroxyl groups: Si-O-Si + H2O Si-OH + Si-OH Dry oxidation Si + O2 SiO2

מערכות גידול או שיקוע - תנור אופקי

מערכות אופקיות

שיקוע מפאזה גזית (I) 1. 2.

שיקוע מפאזה גזית (II) 3. 4.

שיקוע פיזיקלי מפאזה גזית (PVD )

שיקוע ע”י התזה

Glue Layer or Adhesion layer Companies commonly use the WCVD process to fill contacts/vias with tungsten. Unfortunately, if one uses WCVD to deposit W directly to SiO2, the W flakes and peels, producing many particles. Therefore, an intermediate layer is deposited between the oxide and WCVD.

W filled Contact/Via Ti reduce contact resistance Reacts with Si to form Silicide. Acts as Getter to reduce native oxide resistance (Ti reacts with oxygen at the bottom of the hole). TiN prevents W from peeling Stop WF6 from reacting with Ti or SiO2. Called glue or adhesion layer. W carries current from Si to interconnect and called “plug”.

Figure: TiN Glue Layer

Aluminum - General Al-alloys thin films were selected for the first 30 years of the IC industry. They continue to be the most widely used materials, although copper. Al has low resistivity (=2.7-cm), and its compatibility with Si and SiO2. Al forms a thin native oxide (Al2O3) on its surface upon exposure to oxygen, and affect the contact resistance.

Aluminum interconnects The material used in interconnects is not pure aluminum, but an aluminum alloy. Usually with Cu (0.5-2%), sometimes with Si. The Cu in Al-alloy slows the electromigration (EM) phenomenon. Si slows EM slightly, used in contact level to prevent spiking. Al-alloys decrease the melting point, increase the resistivity and need to be characterized (ex. Dry etch).

Aluminum contact Aluminum can be used to fill contacts. Unfortunately, with Al you encounter a problem that don’t finds with WCVD: Si dissolves into Al at high temp (>450ºC) which cause a failure called “spiking”.

Al contact (Cont. 1) To prevent it We placed a barrier layer : TiN or TiW. And by using Al-Si alloy (which essentially predissolving Si into the Al).

Aluminum contact – process flow 1st Ti layer reduces contact resistance TiN layer stops Si from from diffusing into Al (Barrier layer) 2nd Ti layer helps Al form continues film (wetting layer) Al fills contact and forms interconnect TiN Ti SiO2 Al

Al filled contact - SEM

Aluminum Via If you fill a via with Al, spiking is not a problem, since the Al dose not come into contact with any Si. Barrier layers are not necessary. Most applications do still use a layer of Ti, because Al forms a much smoother film on top of Ti than on SiO2 (Wetting layer). Al fills Via and forms interconnect.

ARC Layer In the photolithography step that follows aluminum, the high reflectivity of Al can present large problem. The light can pass through the PR, reflect off of the Al and expose areas of PR that should not be exposed.

ARC Layer (Cont. 1) Therefore we deposit a layer that stops the light from reflecting off of the Al. The layer is called an “Anti Reflective Coating” layer or ARC layer. Common PVD layers are TiN or TiW. TiN has a very low reflectivity at a 436nm wavelength, this is the same wavelength that the resist is exposed to during photolithography.

TiN for Hillock Suppressant Hillock Suppressant is the second purpose for the TiN Arc layers. Hillocks are a result of stress relief between the underlying dielectric and the metal layers. This stress arises from the different thermal expansion coefficients and can cause protrusions (hillocks) of the dielectric into the metal. This is undesirable since the metal is thinner, it is more susceptible to EM. TiN has a compressive film stress, it aids in suppressing the hillocks.

RF sputtering (Cont. 2) The induced negative biasing of the target due to RF powering means that continuous sputtering of the target occurs throughout the RF cycle. But it is also means that this occurs at both electrodes.

Collimated sput. (Cont. 2) As the sputtered atoms travel through the collimator toward the wafer, only those with nearly normal incidence trajectory will continue to strike the wafer. The collimator thus acts as a physical filter to low angle sputter atoms.

Manufacturing methods Cu2+ + 2e-  Cu Electroplating Cu Magnetron Ti and TiW 25-300ºC – standard 440-550ºC – hot Al Magnetron sputter Al Comments Ti + N2 (in plasma)  TiN Typical reaction Reactive sputtering Equipment TiN Thin film

שיקוע ע”י נידוף פרוסה (מצע)

מוליכים מתכות - אלומינים, טונגסטן, נחושת, טנטלום מוליכים למחצה - פוליסיליקון מסגים - אלומייום-נחושת,טיטניום ניטריד, טנטלום-ניטריד, קובלט-טונגסטן-פוספור.

סיליקון רב גבישי - פוליסיליקון פוליסילקון הנו מוליך המשמש כאלקטרודה העליונה של השער. שיקוע פוליסיליקון: SiH4 ---> Si + 2H2 פוליסילקון בדרך כלל מכיל סיגים ברכוז גבוה ולכן הוא מוליך טוב - בסדר גודל של 10-50 אוהם לריבוע.

שיקוע סלקטיבי בתוך מגע

שיקוע אלקטרוכימי Electrodeposition Electroless (Auto Catalytic) deposition

איכול שכבות דקות מאכלים רטובים - חומצות, בסיסים, מאכלים יבשים - פלזמה (תערובת גזים תחת שדה חשמלי חזק), אלומות יונים ואטומים.

איכול - העתקת הדמות רזיסט שכבה I שכבה II איכול אנאיזוטרופי

איכול איזוטרופי מסכה רזיסט שכבה מאוכלת Litho bias Etch bias

איכול אנאיזוטרופי מסכה Litho bias רזיסט שכבה מאוכלת

איכול רטוב איכול רטוב הנו בדרך כלל איזוטרופי איכול תחמוצת ב- HF SiO2+6HF--> H2+SiF6+6H2O איכול סיליקון חומצי - HNO3+HF+CH3COOH בסיסי - KOH, NaOH, CsOH etc. איכול אלומיניום - חומצה פוספורית

איכול אלקטרוכימי

איכול בפלזמה

מערכת פלזמה DC

פלזמה במגנטרון חלול ( HCM )

מערכת פלזמה כנגד RIE

נזק ע”י פלזמה

איכול בפלזמה פלזמה של גזים הלוגנים מאכלת סיליקון ואת רוב השכבות הדקות בתעשיית המיקרואלקטרוניקה ניתן לקבל פלזמה המאכלת פוטורזיסט באיטיות רבה יחסית. מקובל להשתמש בגזים המכילים פלואור כמו CF4, CHF3, NF3 ועוד משתמשים גם בכלור או בתרכובות כלור ניתן להשתמש בתרכובות יוד וברום

כרסום (MILLING) יוני יונים הפוגעים בפני השטח יכולים להתיז חומר מקור מקובל ליצירת יוני קרוי ע”ש קאופמן פרוסה סריג מחומם פולט אלקטרונים יוני ארגון אנרגטיים אלקטרונים אטומיארגון אנודה (חיובית) סריג שלילי

איכול מכנו-כימי (CMP) שילוב של איכול כימי עם ליטוש מכני כוח, F SLURRY PAD פרוסה כוח, F

הגדרת חומר שלא ניתן לאיכול או שתהליך האיכול בעייתי Lift-off הגדרת חומר שלא ניתן לאיכול או שתהליך האיכול בעייתי

תהליכי סימום ( DOPING) השתלת יונים דיפוזיה מפאזה גזית דיפוזיה מפאזה מוצקה

מערכת השתלת יונים

השתלת יונים היונים ננעצים במצע לאחר תהליך חימום הם נכנסים למבנה הגבישי ונעשים פעילים חשמלית

סיכום תהליכי ייצור מיקרו-מערכות כוללים תהליכים כימיים ופיזיקלים של שיקוע והסרת שכבות דקות ( עד 10 מיקרון עובי). תהליכי סימום משנים את התכונות החשמליות של הסיליקון תהליכי הליתוגרפיה מגדירים היכן יעשה הסימום, איפה יהיו החומרים המשוקעים והיכן הם יוסרו.

Metallization Structure The semiconductor industry uses PVD to deposit the metal that electrically connects the various parts of the IC to each other and to the outside world. There are four common structure in metallization: contacts, vias, plugs and interconnects. Contact: A hole in the Si dioxide layer that connect the transistors to the first metal layer.