ARM – Asynchronous RISC Microprocessor הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל Submitted by: Tziki Oz-Sinay, Ori.

Slides:



Advertisements
Similar presentations
Nios Multi Processor Ethernet Embedded Platform Final Presentation
Advertisements

CIS 314 Fall 2005 MIPS Datapath (Single Cycle and Multi-Cycle)
ELEN 468 Advanced Logic Design
Datorteknik DatapathControl bild 1 Designing a Single Cycle Datapath & Datapath Control.
1 RISC Pipeline Han Wang CS3410, Spring 2010 Computer Science Cornell University See: P&H Chapter 4.6.
Kevin Walsh CS 3410, Spring 2010 Computer Science Cornell University RISC Pipeline See: P&H Chapter 4.6.
Performed by: Tziki Oz-Sinay, Ori Lempel Instructor: Rony Mitleman המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי.
Performed by: Andre Steiner Yael Dresner Instructor: Michael Levilov המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Tal Grylak Nadav Eitan Instructor: Moni Orbach Cooperated with: Eli Shushan המעבדה למערכות ספרתיות מהירות High speed.
Performed by: Karinne Attali Yotam Vit Instructor: Boaz Mizrahi המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Rea Yeheskel Yair Sommer Instructor: Idan Katz Cooperated with:Motorola הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל Technion - Israel.
ARMOR Asynchronous RISC Microprocessor הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל Submitted by: Tziki Oz-Sinay,
ARMOR Asynchronous RISC Microprocessor הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל Submitted by: Tziki Oz-Sinay, Ori.
1 Student: Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי לישראל.
Performed by: Lin Ilia Khinich Fanny Instructor: Fiksman Eugene המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי.
Performed by: Volokitin Vladimir Tsesis Felix Instructor: Mony Orbah המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Farid Ghanayem & Jihad Zahdeh Instructor: Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by:Fina Marganit Instructor: Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל הפקולטה.
Performed by: Gidi Getter, Shir Borenstein Instructor: Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
1 Students: Lin Ilia Khinich Fanny Instructor: Fiksman Evgeny המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון - מכון טכנולוגי.
Proxy Cache Engine Performed by:Artyom Borzin Stas Lapchev Stas Lapchev Instructor: Hen Broodney In cooperation with Magnifier Ltd. הטכניון - מכון טכנולוגי.
Performed by: Vyacheslav Yushin Igor Derzhavetz Instructor: Karina Odinaev המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון.
Performed by : Rivka Cohen and Sharon Solomon Instructor : Walter Isaschar המעבדה למערכות ספרתיות מהירות High Speed Digital Systems Laboratory הטכניון.
Performed by: Ariel Wolf & Elad Bichman Instructor: Yuri Dolgin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Niv Tokman Guy Levenbroun Instructor: Leonid Boudniak המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Fast Ethernet Card With Utopia Interface Performed by:Anat Gavish Tomer Schatzberger Tomer Schatzberger Instructor: Boaz Mizrachi הטכניון - מכון טכנולוגי.
LOOKUP MACHINE characterization Chanit Giat Rachel Stahl Instructor: Artyom Borzin הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה.
Lec 8: Pipelining Kavita Bala CS 3410, Fall 2008 Computer Science Cornell University.
המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל Technion - Israel institute of.
Performed by:Roi Sherman Eyal Wilamowski Instructor: Mr. Michael Itzkovich המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון.
ARMOR Asynchronous RISC Microprocessor הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל Submitted by: Tziki Oz-Sinay, Ori.
Workload distribution in satellites Performed by : Maslovsky Eugene Grossman Vadim Instructor:Rivkin Inna Spring 2004 המעבדה למערכות ספרתיות מהירות High.
Performed by: Gadi Marcu & Tomer Alon Instructor: Erez Zilber המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Ziv Shwaitzer Chen Damishian Instructor: Nitzan Miron המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Alex Shpiner Eyal Azran Instructor: Boaz Mizrachi המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by:Teb David Krelshtein Leonid Instructor: Itzkovitz Michael המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Tomer Naftali Yokev Maya Instructor: Evgeny Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Device Driver for Generic ASC Module - Project Presentation - By: Yigal Korman Erez Fuchs Instructor: Evgeny Fiksman Sponsored by: High Speed Digital Systems.
Performed by: Alex Shpiner Eyal Azran Instructor: Boaz Mizrachi המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Gerber Alex, Koren Chen. Instructor: Mony Orbach המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Anton Okun Lior Shvartzman Instructor: Michael Gendelsman המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Borzin Artyom Lapchev Stas Instructor: Brodny Hen Cooperated with: Magnifire Ltd. המעבדה למערכות ספרתיות מהירות High speed digital systems.
Performed by: Yevgeny Kliteynik Ofir Cohen Instructor: Yevgeny Fixman המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Nir Engelberg & Ezequiel Hadid Instructor: Mony Orbach Cooperated with: Electrical Engineering Laboratory המעבדה למערכות ספרתיות מהירות High.
XML Protocol for Manipulation and Control Elias Khoury Othman Kanj Final Presentation Supervisor: Mony Orbach הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת.
Performed by: Amir Shmul, Or Yochanan Instructor: Mony Orbach, Erez Tsidon המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון.
Performed by: Nadav Haklai Noam Rabinovici Instructor: Mike Sumszyk Spring Semester 2010 המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory.
הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל המעבדה למערכות סיפרתיות מהירות Mid-Term Presentation Fast Ethernet Card with FPGA Fast Ethernet.
Sample Code (Simple) Run the following code on a pipelined datapath: add1 2 3 ; reg 3 = reg 1 + reg 2 nand ; reg 6 = reg 4 & reg 5 lw ; reg.
Performed by: Guy Assedou Ofir Shimon Instructor: Yaniv Ben-Yitzhak המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Eliran Cohen & Michael Rapoport Instructor: Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Omer Katz Amir Flohr Instructor: Michael Itzkovitch המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Yevgeny Safovich Yevgeny Zeldin Instructor: Yevgeni Rifkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory.
Performed by: Ziv Landesberg Instructor:Evgeniy Kuksin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל.
Performed by:Gidi Getter, Shir Borenstein Supervised by:Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Yulia Okunev Instructor: Yossi Hipsh המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל הפקולטה.
Performed by:Elkin Aleksey and Savi Esacov Instructor: Idan Shmuel המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
1 Performed by: Kobi Cohen,Yaron Yagoda Instructor: Zigi Walter המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי.
Performed by: Yarovoy Boris Dubossarsky Maxim Instructor: Michael Itzkovitz המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון.
Performed by: Yuval Carmel Avihoo Mishael Instructor: Orbach Mony Cooperated with: Qualcomm Israel המעבדה למערכות ספרתיות מהירות High speed digital systems.
המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל Technion - Israel institute of technology.
Performed by: Yotam Platner & Merav Natanson Instructor: Guy Revach המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
Performed by: Or Rozenboim Gilad Shterenshis Instructor: Ina Rivkin המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון.
ELEN 468 Advanced Logic Design
Lecturer: Alan Christopher
Datapath & Control MIPS
COMP541 Datapaths I Montek Singh Mar 18, 2010.
ECE 463/563 Fall `18 RISC-V instruction formats
COMS 361 Computer Organization
Presentation transcript:

ARM – Asynchronous RISC Microprocessor הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל Submitted by: Tziki Oz-Sinay, Ori Lempel Supervised by: Roni Mittleman

General Overview The benefits of asynchronous VLSI circuit design include: Elimination of clock skew problems Average case performance Adaptivity to processing and environmental variations Lower system power requirement Reduced noise

Project Description Altera APEX 20K SDRAM 32MB SDRAM 32MB RS232 PCI Interface Data Cache Inst Cache Watch Window (debug) Program Code (assembler)

ARM Architecture Register Set: The ARM provides 8 16-bit general-purpose data registers Memory Management: –Separate instruction memory and data memory, each having an address space of up to 64Kbytes. –Both memory spaces are layed out in Little-Endian format.

Instruction Set OpCode 4 RxRyImm 336 OpCode 4 RxImm 39 OpCode 4 RxRy 336 OpCode 4 Imm 12 mov Rx, Ry add Rx, Ry sub Rx, Ry or, Rx, Ry and Rx, Ry movi Rx, Imm addi Rx, Imm subi Rx, Imm lw Rx, Ry, Imm sw Rx, Ry, Imm bez Rx, Ry, Imm jump Imm

ARM Pipeline Instruction Cache Fetch Decode Rename Date Cache Write Back Execute Retire PC[15:0] Inst[15:0] VInst[15:0] Op[3:0] LDst[3:0] LSrc[3:0] Imm[11:0] Op[3:0] PDst[3:0] SrcVal1[15:0 ] SrcVal2[15:0] Imm[11:0] DataIn[15:0] PDst[3:0] Addr[15:0] ReadWrite# ALU0PDst[3:0] ALU0Res[15:0] ALU1PDst[3:0] ALU1Res[15:0] MemPDst[3:0] DataOut[15:0] LDst[3:0] Val15:0] Op[3:0] PDst[3:0] SrcVal1[15:0 ] SrcVal2[15:0] Imm[11:0] BranchDecision Out Of Order

Out-Of-Order Engine ROB RRF RAT RS0RS1 ALU0ALU1 DATA CACHE BranchDecision to IFU Inst from ID In Order Out of Order branches non-mem inst mem inst non-branch inst

Hardware Requirements Gidel PROC20K card comprising: –Altera APEX 20K FPGA (type EP20K400) –2*32MB SDRAM –Integrated PCI interface –RS232 port Software Requirements Altera SignalTap2 embedded logic analyzer ARM assembler

Timeline 28/12/03 (mid semester report): –Asynchronous simulation of IFU+ID based on Balsa code. –Synthesis of IFU+ID pending arrival of debug software. –Detailed translation of uarch to asynchronous enviornment (handshaking, arbitration protocols). 4/3/04 (final report, first semester): –Asynchronous simulation of a complete data-path flow through the pipeline: mov R0, 1 add R0, 1