Registers and Counters

Slides:



Advertisements
Similar presentations
While,B:=,0,true while,B:=,1,true N:=,B:=,0,true P1 N:=,B:=,1,true P1 while,end,0,false end,end,0,false P1 N:=,end,0,false P2 while,end,1,false end,end,1,false.
Advertisements

תוכנה 1 סמסטר א ' תשע " ב תרגול מס ' 7 * מנשקים, דיאגרמות וביטים * לא בהכרח בסדר הזה.
COE 202: Digital Logic Design Sequential Circuits Part 3
1 זכרון 1 2 Q’ Q זכרון Q’ Q = = 1 קלט פלט קלט פלט 0.
מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י"ם
מערכות זיכרון – Sequential Logic Combinatorial Circuit מעגל צירופי Storage/Mem יחידה זיכרון עד כה טיפלנו במערכות צירופיות שהינן חסרות " זיכרון " או מצב.
מערכות זיכרון – Sequential Logic
שאלת חזרה בקר ומסלול נתונים – © Yohai Devir 2007 © Dima Elenbogen 2009 Technion - IIT.
מכונת מצבים תרגול מס' 4 Moshe Malka.
Finite State Machines מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י"ם יהודה אפק, נתן אינטרטור אוניברסיטת תל אביב.
משטר דינמי המשך – © Dima Elenbogen :55 חידה שכדאי לעבור עליה: 2011/ho/WCFiles/%D7%97%D7%99%D7%93%D7%94%20%D7%A2%D7%9D%20%D7%91%D7%95%D7%A0%D7%95%D7%A1.doc.
מה היום ? - - תרגול לכידת אותות ועיבודם בעזרת ערכת DAQ - חקירת מאפייני אותות כניסה ויציאה.
אוטומט מחסנית הפקולטה למדעי המחשב אוטומטים ושפות פורמליות ( ) תרגיל מספר 11.
Tutorial #7 Preventing combinatorial loops – © Yohai Devir 2007 © Dima Elenbogen 2009 Technion - IIT.
מעגלים אלקטרוניים לינאריים סמסטר אביב תשס"ב
לוגיקה צירופית יחידות סטנדרטיות מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י " ם יהודה אפק, נתן אינטרטור אוניברסיטת תל אביב.
מערכות לוגיות ספרתיות פרופ ' יובל שביט חדר 303 בנין הנדסת תכנה, טלפון ש. ק.: יום ב ' 14:00-15:00 רצוי לתאם פגישה בדוא " ל :
תרגול מספר 7 אוגרים Registers
מערכות הפעלה ( אביב 2009) חגית עטיה ©1 מערכת קבצים log-structured  ה log הוא העותק היחיד של הנתונים  כאשר משנים בלוק (data, header) פשוט כותבים את הבלוק.
Tutorial #7 Preventing combinatorial loops – © Yohai Devir 2007 © Dima Elenbogen 2009 Technion - IIT.
ערכים עצמיים בשיטות נומריות. משוואה אופינית X מציין וקטור עצמי מציינת ערך עצמי תואם לוקטור.
1 תרגול : קודי קו בינאריים בסיסיים. 2 יצירת קוד קו יצירת הלמים לפי קוד קו מסנן בעל תגובה להלם h(t) ביטי כניסה X(t)Y(t) a1 a2 a3 a4 t Ts.
Design and Analysis of Algorithms, Technion EE, Design and Analysis of Algorithms Recitation 10 Turing Machine 2010 Gal Tamir Based on recitations.
Registers and Counters
1 Data Structures, CS, TAU, Perfect Hashing בעיה: נתונה קבוצה S של n מפתחות מתחום U השוואה ל- Hash : * טבלה קבועה (Hash רגיל - דינאמי) * רוצים זמן קבוע.
מפות קרנו ולוגיקה צירופית יהודה אפק, נתן אינטרטור אוניברסיטת תל אביב
משטר דינמי – © Dima Elenbogen :14. הגדרת cd ו -pd cd - הזמן שעובר בין הרגע שראשון אותות הכניסה יוצא מתחום לוגי עד אשר אות המוצא יוצא מתחום.
1 שלבי ביצוע הוראת מכונה (1) FETCH = קרא הוראה מהזיכרון ע " פ הכתובת שמכיל ה -PC. (2) DECODE = פענח את הפקודה וקרא את האוגרים הנחוצים ( אחד או שניים ).
– © Yohai Devir 2007 © Dima Elenbogen 2009 Technion - IIT Tutorial #7 Preventing combinatorial loops.
COE 202: Digital Logic Design Sequential Circuits Part 4 KFUPM Courtesy of Dr. Ahmad Almulhem.
מבוא למעגלים משולבים Copyright UC Berkeley 2001 לוגיקה קומבינטורית מעגלים ספרתים משולבים פרופ ’ יוסי שחם לפי ההרצאות של יאן ראבאי מברקלי.
ENGIN112 L26: Shift Registers November 3, 2003 ENGIN 112 Intro to Electrical and Computer Engineering Lecture 26 Shift Registers.
1 A TATA TBTB TCTC B C A B C (P) Binary Counter using Unclocked T-FF Since a pulse (P) is required to initiate each change of state: T A = BCP, T B = CP,
שלבי ביצוע הוראת מכונה (1) FETCH = קרא הוראה מהזיכרון ע " פ הכתובת שמכיל ה -PC. (2) DECODE = פענח את הפקודה וקרא את האוגרים הנחוצים ( אחד או שניים ). (3)
פרק 6: מסכמים, בוררים, מפענחים
שקילות של רשתות חשמליות
1 ׃1998 Morgan Kaufmann Publishers פקודת ה- jump 4 bits 26 bits 2 bits 00 : כתובת קפיצה במילים : כתובת קפיצה בבתים … …
Mantıksal Tasarım – BBM231 M. Önder Efe
ECE2030 Introduction to Computer Engineering Lecture 15: Registers, Toggle Cells, Counters Prof. Hsien-Hsin Sean Lee School of Electrical and Computer.
ECE 3130 – Digital Electronics and Design Lab 7 Binary Counter Fall 2012 Allan Guan.
Synchronous Sequential Logic Part I
Digital Design Lecture 10 Sequential Design. State Reduction Equivalent Circuits –Identical input sequence –Identical output sequence Equivalent States.
2017/4/24 CHAPTER 6 Counters Chapter 5 (Sections )
Princess Sumaya Univ. Computer Engineering Dept. Chapter 6:
ECEN 248: INTRODUCTION TO DIGITAL SYSTEMS DESIGN Lecture 17 Dr. Shi Dept. of Electrical and Computer Engineering.
Digital
Registers and Counters by Dr. Amin Danial Asham. References  Digital Design 5 th Edition, Morris Mano.
Digital Design Lectures 11 & 12 Shift Registers and Counters.
7-6 단일 레지스터에서 Microoperation Multiplexer-Based Transfer  Register 가 서로 다른 시간에 둘 이상의 source 에서 data 를 받을 경우 If (K1=1) then (R0 ←R1) else if (K2=1) then.
1 Registers & Counters Logic and Digital System Design - CS 303 Erkay Savaş Sabancı University.
Counters - II. Outline  Synchronous (Parallel) Counters  Up/Down Synchronous Counters  Designing Synchronous Counters  Decoding A Counter  Counters.
Abdullah Said Alkalbani University of Buraimi
Registers and Counters
מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י"ם
C HAPTER F IVE S YNCHRONOUS S EQUENTIAL L OGIC 1.
Digital Electronics.
אביב תשס " ה JCT תיכון תוכנה ד " ר ר ' גלנט / י ' לויאןכל הזכויות שמורות 1 פרק 5 תרשימי מצבים Statecharts למחלקות תגובתיות Reactive Classes הקדמה ודוגמא.
SERIAL MULTIPLIER Part 1
Prof. Hsien-Hsin Sean Lee
מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י"ם
מבנה המחשב ושפות סף תרגול 2.
אוגרים ומונים – Registers & Counters
אוגרים ומונים – Registers & Counters
COE 202: Digital Logic Design Sequential Circuits Part 4
Registers and Counters
תקשורת סריאלית מגיש: דביר דדון מנחה: ד"ר מרטין לנד.
ECEN 248: INTRODUCTION TO DIGITAL SYSTEMS DESIGN
ייצוג מספרים יהודה אפק, יוסי מטיאס אוניברסיטת תל אביב
הודעות ריענון מהיר והרחבות מערכים וגבולות הלולאה המשך
Switching Theory and Logic Design Chapter 5:
Presentation transcript:

Registers and Counters יהודה אפק, נתן אינטרטור אוניברסיטת תל אביב מבוסס על הרצאות של יורם זינגר, האוניברסיטה העברית י"ם

יחידות סטנדרטיות המשמשות לאגירת נתונים בעזרת FF. Registers יחידות סטנדרטיות המשמשות לאגירת נתונים בעזרת FF. מחזיקות את המשתנים אשר צריכים להיות זמינים (לולאות משתנה לולאה) מאפשרים "מבחר" פעולות: הזזות "ימינה" "שמאלה" "מעגליות" טעינה פשוטה ומהירה מנייה "מעלה" "מטה" משמשים ברכיבים המהירים ביותר אבן היסוד של CPU אוגרים ל- Integers ובדר"כ אוגרים נוספים ל- Floating Point ALU CU Arithmetic Logic Unit Control Unit חובר בספטמבר 2001

אוגר 4-bit עם טעינה מקבילית שעון משותף דורש טעינה כל פעם שהשעון

אוגר 4-bit עם טעינה מקבילית ועם בקרה מימוש בעזרת SRFF LOAD = 0 אין שינוי ערך LOAD = 1 CLEAR איפוס אסינכרוני אוגר 4-bit עם טעינה מקבילית ועם בקרה

טעינה מקבילית עם בקרה -מימוש בעזרת DFF כאשר Load = 0 כניסות DFFs מקבלות את היציאות והערך הקודם נשאר

מימוש לוגיקה סדרתית ע"י אוגרים CP ערך המצב הבא מעגל צירופי יציאות כניסות load = 1 clear = 1 האוגר משמש כ"זוכר מצב" המעגל הצירופי יכול להיות ממומש ע"י: לוגיקה בדידה רכיבים סטנדרטיים Select, Mux יחידות זיכרון (ROM) LOAD ו- CLEAR קבועים כך שאין השפעה חיצונית על האוגר

דוגמא: טבלת המצבים שני משתני מצב B, A משתנה כניסה X. משתנה יציאה Y. נוכחי הבא יציאה A B X Y 1 2 3 4 5 6 7 טבלת המצבים

מימוש ע"י אוגר ושערים לוגים A D1 B D2 D3 לא בשימוש Y D4 L=1 C=1 X

אוגרי הזזה - Shift Registers n ביטים – n יחידות של FF יציאה טורית כניסה טורית MSB LSB הזזה שמאלה Serial Output (SO) Serial Input (SI) MSB LSB הזזה ימינה (defaults: 0 – pos 1 – neg ) יציאה טורית כניסה טורית MSB LSB הזזה מעגלית שמאלה MSB LSB הזזה מעגלית ימינה שימושים: כפלים/חילוקים פשוטים קודים (לינאריים) לתיקון שגיאות הצפנות...

אוגרי הזזה - מימוש פשוט אוגרי הזזה - העברה טורית SI CP SO D Q SO אוגר הזזה 4 ביטים אוגרי הזזה - העברה טורית חיבור ה – SI של אוגר "מקבל" אל ה – SO של אוגר "מוסר". דורש פעימות שעון כאורך האוגרים. שעון cp אוגר הזזה A SO SI אוגר הזזה B SO(B) CPI CPI בקרת הזזה Shift Control Word Time זמן מילה CPI T1 T2 T3 T4 A: B: SO(B): 1 1 1

חיבור טורי ע"י אוגרי הזזה חיבור טורי ע"י אוגרי הזזה הזז מינה SI SO SR-A X FA S OP CP cp Y כניסה חיצונית Z C SI SR-B OP SO D FF Q cp אוגר הזזה - טעינה/בקרה clear זמן החיבור כאורך האוגרים (1+). DFF : שומר על ה Carry מהדרגה הקודמת יש לאפס את DFF לפני תחילת החיבור הראשון חיסכון בחומרה האטה לעומת חיבור מקבילי אות הבקרה צריך להיות "1" כל משך החיבור

מונים - Counters מעגלים סדרתיים העוברים דרך סדרת מצבים נתונה מראש Count Pulse – דופק מנייה שעון או מקור חיצוני גורמים למעבר טבלת המעברים: n מצבים שורה i  שורה i+1 שורה n  שורה 1 דוגמא: מונה 3 סיביות בינאריות 000 111 001 אין כניסות ויציאות מעבר מתבצע כל דופק שעון משמשים לתזמון, חלוק תדר וכו'... 110 010 101 011 100

טבלת עירור עבור מונה 3 ביט בינארי טבלת עירור – מימוש בעזרת TFF עבור מונים בינאריים כדאי להשתמש ב – TFF היות והפעולה הבסיסית הינה היפוך מצב. לדוגמא - עבור סיבית ה- least מתבצע היפוך כל פעימה טבלת עירור עבור מונה 3 ביט בינארי סדרת מנייה כניסות FF X3 X2 X1 TX3 TX2 TX1 1

באינדוקציה - עבור מונה בינארי בן i סיביות: TX1 = 1 TX2 = X1 TX3 = X1X2 X3 1 X2 X3 X1 TXi = Txi-1Xi-1 1 X2 מסקנה X1 באינדוקציה - עבור מונה בינארי בן i סיביות: Count Pulse TX3 TX2 TX1 T T T TX3 TX21 TX1 Q Q Q X3 X2 X1 “1” O3 O2 O1

מונים בינאריים - ניתוח שני 1 1 Count Down מעברים 1  0 או 0  1 מתבצעים כאשר כל הביטים "הקודמים" הינם 00…0 Count Up מעברים 1  0 או 0  1 מתבצעים כאשר כל הביטים "הקודמים" הינם 11…1

מונים בינאריים - ספירה מעלה/מטה Count Up Count Down Ti = Ti-1Qi-1 Count Up Ti = Ti-1Q'i-1 Count Down T1 = 1 בכל "פעימה" -

Up Counter

Down Counter

Up-Down Counter

1 1 0 0 0 1 1 0 0

מונה כללי – דוגמא בעזרת JKFF 000001 010 100 101 110 6 מצבים 3 דלגלגים סדרת מנייה כניסות ה - FF A B C JA KA JB KB JC KC  1 לא מנוצל A B C 1 פירוט לשורה ראשונה : J K C: 0 1 (Set OR Flip) 1  B: 0 0 (Reset OR Stay) 0  A: 0 0 (Reset OR Stay) 0 

מימוש: JA JA = B KA = B KA JB = C KB = 1 JC = B’ KC = 1  1  B A C B 00 01 11 10  1 JA A JA = B KA = B C B 00 01 11 10  1 KA A JB = C KB = 1 JC = B’ KC = 1 C A B C Q’ Q Q’ Q Q’ Q K J K J K J cp “1” “1”

דיאגרמת מצבים מצב JA JB JC KA KB KC 011 1 111 100 000 000 111 001 110 010 101 100 011 מצב JA JB JC KA KB KC 011 1 111 100 000

חיבור טורי – מימוש בעזרת JKFF נתייחס אל הנשא מהדרגה הקודמת כאל מצב ונסתכל על טבלת העירור/מעברים מצב נוכחי Carry – Q כניסות מצב הבא Q יציאה S בקרה X Y JQ KQ  1 Cn an bn Cn+1 Sn JQ = XY KQ = X’Y’ = (X+Y)’ S = XYQ נוכל לממש את המחבר הטורי ע"י 2 אוגרי הזזה + JKFF + שערים בדידים

מימוש מסכם טורי ע"י JKFF SR - A SR - B SI הזז ימינה S SR - A SO=X CP J Q כניסה חיצונית K SR - B SO=Y Clear בקרות J,K של JKFF תלויות רק ביציאות אוגרי ההזזה.