第三章 门电路 3.1 概述 集成电路(Integrated Circuit)就是将所有的元件和连线都制作在同一块半导体基片(芯片)上。 第三章 门电路 3.1 概述 集成电路(Integrated Circuit)就是将所有的元件和连线都制作在同一块半导体基片(芯片)上。 集成电路分模拟和数字两大类。 在数字集成逻辑电路中，常以“门”为最小单位。我们可按其“集成度”(一定大小的芯片上所含门的数量多少)分成： 小规模集成电路(SSI：Small Scale Integrating)，一块芯片上含1~50个门。 中规模集成电路(MSI：Medium Scale Integrating),一块芯片上含50~100个门。 大规模集成电路(LSI：Large Scale Integrating),一块芯片上含100~10000个门。 超大规模集成电路(VLSI：Very Large Scale Integrating),一块芯片上含104~106个门。 Intel做出45纳米一个门，正在研制20纳米一个门的芯片，极限9纳米一个门。 摩尔定律的基本内容是：集成电路的集成度每18个月就翻一番，特征尺寸每3年缩小1/2。 计算机界对于摩尔定律的两点推论是： 微处理器的性能每隔18个月提高一倍，而价格下降了一半。用一美元所能买到的计算机性能，每隔18个月翻两番。

集成逻辑门是以双极型晶体管(电子和空穴两种载流子均参与导电)为基础的，称为双极型集成逻辑门电路。它主要有下列几种类型： 晶体管—晶体管逻辑(TTL：Transistor-Transistor Logic)； 高阈值逻辑(HTL：High Threshold Logic)； 射极耦合逻辑(ECL：Emitter Coupled Logic)； 集成注入逻辑(I2L：Integrated Injection Logic)。 集成逻辑门是以单极型晶体管(只有一种极性的载流子：电子或空穴)为基础的，称为单极型集成逻辑门电路。目前应用得最广泛的是金属—氧化物—半导体场效应管逻辑电路(MOS：Metal Oxide Semiconductor)。MOS电路又可分为： PMOS(P沟道MOS)； NMOS(N沟道MOS)； CMOS(PMOS—NMOS互补)。

在逻辑门电路中： 正逻辑用高电平表示1，低电平表示0状态。 负逻辑用高电平表示0，低电平表示1状态。 CMOS门用正逻辑，PMOS用负逻辑。

基本开关电路 互补开关电路 单开关电路

3.2二极管门电路 半导体二极管、三极管和MOS管都用在开关状态。 二极管的开关特性： 导通=短路，有0.7V压降， 截止=断路，电阻=∞

1．二极管与门 二极管与门由二极管和电阻组成，Vcc=5V，A、B输入高电平为VIH=3V、低电平VIL=0V， 二极管导通压降VD=0.7V。 A、B中只要有一个是低电平，必有一个二极管导通，使输出钳位为0.7V，逻辑0。 A、B同时为1，两个二极管都导通，输出3.7V ，逻辑1。 Y=A•B 二极管与门的逻辑电平和真值表 A/V B/V Y/V 3 0.7 3.7 1 3.7V 0.7V 1 A B Y 1

二极管或门由二极管和电阻组成，Vcc=5V，A、B输入高为VIH=3V、低电平VIL=0V。 2．二极管或门 二极管或门由二极管和电阻组成，Vcc=5V，A、B输入高为VIH=3V、低电平VIL=0V。 A、B中有一个是高电平，输出端电位为2.3V，逻辑1； A、B同时为低电平时，输出才是0。 Y=A+B 二极管或门的逻辑电平 A/V B/V Y/V 3 2.3 3 2.3V 0V A B Y 1

3.3 CMOS门电路 1．MOS管的开关特性 金属-氧化物-半导体场效应晶体管作为开关器件 1）MOS管工作原理 在漏极和源极之间加电压vDS，令栅、源极间的电压VGS=0，漏极、源极间相当于两个PN结反向串联，D-S间不导通，iD=0。 在栅源之间加正电压VGS，VGS大于VGS(th)时，形成一个N型的反型层，D-S间的导电沟道形成。VGS升高，导电沟道的截面积加大，iD增加。VGS控制iD的大小。 SiO2绝缘层电阻1012欧姆，没有iG电流

2）MOS管的输出特性 栅极电流等于0，没有输入特性曲线。 漏极输出特性曲线分为三个工作区 a)截止状态：当 VGS<VGS(th)，漏源之间没有导电沟道，iD≈0，D-S间的内阻非常大，109Ω，开关断开。VGS<VGS(th) 的区域称为截止区。 b)导通状态： VGS>VGS(th)，出现导电沟道，iD产生，分成两个区。 VGS一定时，iD与VDS之比近似为常数，具有线性电阻的性质，称为可变电阻区。

在VDS≈0时，导通电阻RON和VGS的关系： 表明当VGS>>VGS(th)，RON近似地与VGS成反比， 若要RON小，取VGS大。 在恒流区，iD大小由VGS决定，VDS的变化对iD的影响很小。iD与VGS的关系： 其中IDS是VGS=2 VGS(TH)时的iD值。 在VGS>> VGS(th) ，iD近似与VGS2成正比。 iD与VGS关系的曲线称为转移特性曲线，在恒流区VDS对转移特性的影响不大。 了解

MOS管截止时漏、源之间的内阻ROFF非常大，开关断开； MOS管导通时内阻RON大约1kΩ，阻值较小，与VGS有关，开关闭合。 CI代表栅极电容，几皮法。 P沟道增强型MOS管的结构

2．CMOS反相器 1）电路结构 T1是P沟道增强型MOS管， T2是N沟道增强型MOS管， T1 、T2开启电压分别为VGS(th)p 、VGS(th)N， 电路正常工作必须满足于 VDD> VGS(th)N+|VGS(th)p|。 当vI=VIL=0时，|VGS1|=VDD>|VGS(th)p|； VGS2=0 < VGS(th)N； T1导通，内阻小；T2截止，内阻大。 输出高电平VOH≈VDD 当vI=VOH=VDD时，VGS1=0<|VGS(th)p|； VGS2=VDD >VGS(th)N；T1截止，T2导通， 输出低电平VOL≈0 VDD T1和T2总是工作在一个导通一个截止的状态，互补状态，静态功耗低。CMOS互补对称式金属-氧化物-半导体电路。

T1、T2同时导通，参数对称，vI=1/2VDD vo=1/2VDD，将电压传输特性转折区的中点称为阈值电压VTH 2）电压传输特性和电流传输特性 设VDD> VGS(th)N+|VGS(th)p|，且VGS(th)N=|VGS(th)p|，T1和T2具有同样的导通内阻RON和截止内阻ROFF。 AB段：vI< VGS(th)N T1导通，低内阻，VGS1>|VGS(th)p| T2截止，分压结果输出高电平，vo=VOH≈VDD CD段：vI>VDD-|VGS(th)p| 使|VGS1|<|VGS(th)p|，T1截止，VGS2>VGS(th)N T2导通vo=VOL≈0。 BC段：VGS(th)N <vI<VDD-|VGS(th)p|区间，VGS2>VGS(th)N ，|VGS1|>|VGS(th)p| VGS(th)p VGS(th)N T1、T2同时导通，参数对称，vI=1/2VDD vo=1/2VDD，将电压传输特性转折区的中点称为阈值电压VTH VTH=1/2 VDD电压传输特性转折区曲线陡峭，接近理想开关特性。

电流传输特性： AB段：T2截止 CD段：T1截止， 漏极电流几乎为0； BC段T1、T2同时导通，有iD 流过T1、T2，在vi=1/2VDD附近iD最大。 工作在BC段，动态功耗大。

在保证输出高、低电平基本不变的条件下，允许输入信号的高、低电平有一个波动范围。 3）输入噪声容限 在保证输出高、低电平基本不变的条件下，允许输入信号的高、低电平有一个波动范围。 输入高电平的噪声容限 VNH=VOH(min)-VIH(min) 输入低电平的噪声容限 VNL=VIL(max)-VOL(max) 规定VOH(min)= VDD -0.1V ， VOL(max)= VSS+0.1V。 VSS是N沟道MOS管的源极电位，源极接地， VOL(max)= 0.1V。 VOH(min) VIH(min) 1 VOL(max) VIL(max) 1 测试结果在输出高、低电平的变化不大于限定的10% VDD情况下，输入信号高、低电平允许的变化量大于30% VDD，得到VNH =VNL=30% VDD。VDD越高，噪声容限越大。

不同VDD下的电压传输特性 VNH、VNL随VDD变化曲线 CMOS反相器输入噪声容限与VDD的关系

3．传输延迟时间 输出电压变化落后于输入电压变化的时间。 输出高电平跳变低电平的传输延迟时间tPHL 输出低电平跳变高电平的传输延迟时间tPLH CMOS电路的tPHL、tPLH是相等的 平均传输延迟时间 tpd=1/2(tPHL+tPLH) tpd是几ns量级 tPHL tPLH

4．CMOS与非门CMOS或非门 与非逻辑 A B Y 0 0 0 1 1 0 1 1 1 1 1 1

或非逻辑 A B Y 0 0 0 1 1 0 1 1 1 1 1

5．漏极开路输出门电路 （OD门） OD门输出电路是一个漏极开路的N沟道增强型MOS管TN，OD门工作时输出端必须经上拉电阻接电源，满足 ROFF>>RL>>RON。 TN截止时vO=VOH≈VDD2 TN导通时vO=VOL≈0。 VDD2选为不同于VDD1的数值，可以将输入高、低电平VDD1/0V变换为输出高、低电平VDD2/0V。 1 1 1 1

线与逻辑：将几个OD门的输出端直接相连，实现线与逻辑。 当Y1或Y2任何一个为低电平时，Y都为低电平； 只有Y1、Y2同时为高电平，Y才为高电平。 Y=Y1·Y2 Y1 Y Y2

外接电阻的计算方法： 当所有OD门截止，漏电流IOH和负载门高电平输入电流IIH流过RL 要求保证输出高电平不低于VOH VDD-(nIOH+mIIH)RL≥VOH RL(max)= (VDD- VOH)/(nIOH+mIIH) n是并联OD门的数目，m是负载门电路高电平输入电流的数目。

当输出为低电平，并联OD门中只有一个门的输出MOS管导通，负载电流全流入导通管，为保证负载电流不超过输出MOS管允许的最大电流，RL不能太小。 最大负载电流IOL(max) ， 低电平输入电流IIL IOL(max) IIL 1 (VDD- VOL)/ RL+m’|IIL|≤IOL(max) RL(min)= (VDD- VOL)/ (IOL(max) -m’|IIL|) m'是负载门低电平输入电流的数目，负载门为CMOS门电路，m=m’ 取RL(max)≥RL≥RL(min)

例1 输出高电平的漏电流IOH(max)=5μA, VOL(max) =0.33V时允许的最大负载电流IOL(max)=5.2mA； 负载门的输入电流IIH(max) IIL(max)均为1μA， VDD =5V, VOH≥4.4V ,VOL≤0.33V 求RL取值范围？ 解：RL(max)= (VDD- VOH)/(nIOH+mIIH) =(5-4.4)/(3×5×10-6+6×10-6)Ω =28.6kΩ RL(min)= (VDD- VOL)/ (IOL(max) -m’|IIL(max)|) =(5-0.33)/(5.2×10-3-6×10-6)Ω =0.9kΩ 28.6kΩ≥RL≥0.9kΩ

T1和T2的源极和漏极结构上完全对称，栅极引出端在中间，T1和T2源极和漏极相连作为传输门的输入和输出端，C和C’是一对互补的控制信号。 6.CMOS传输门 T1是N沟道增强型MOS管， T2是P沟道增强型MOS管， T1和T2的源极和漏极结构上完全对称，栅极引出端在中间，T1和T2源极和漏极相连作为传输门的输入和输出端，C和C’是一对互补的控制信号。 传输门的一端接输入正电压vI，另一端接负载电阻RL,设控制信号C、C’的高电平VDD、低电平0V； 1 当C=0，C’=1时，输入信号vI的变化范围不超过0--VDD，T1和T2同时截止。 输入与输出间高阻态(>109Ω)，传输门截止。

0<vI< VDD - VGS(TH)N，T1导通； |VGS(TH)p|<vI< VDD，T2导通。 当C=1，C’=0时， RL>> T1、T2的导通电阻， 0<vI< VDD - VGS(TH)N，T1导通； |VGS(TH)p|<vI< VDD，T2导通。 vI在0-- VDD之间变化时，T1和T2至少有一个是导通的，vI与vo之间呈低阻态(<1kΩ)，传输门导通。 1 VDD 由于T1、T2结构是对称的，漏极和源极可以互用，因此CMOS传输门是双向器件，输入端和输出端也可以互易使用。 1

用CMOS传输门和CMOS反相器可以构成各种复杂的逻辑电路，构成异或门： 当A=1、B=0时，TG1截止、TG2导通， ； 当A=0、B=1时，TG1导通、TG2截止，Y=B=1； 当A==B=0时，TG1导通、TG2截止， Y=B=0； 当A=B=1时，TG1截止、TG2导通， ； 异或逻辑Y=A⊕B A B Y 0 0 0 1 1 0 1 1 1 1 1

7.三态输出的CMOS门电路 ，不管A的状态如何，G4输出高电平、G5输出低电平，T1和T2截止，输出高阻态。 三态输出门的输出有高、低电平和高阻态。 三态门总是接在集成电路的输出端，称为输出缓冲器， 三态控制端 。 ， A=1，G4、G5的输出同时为高电平，T1截止、T2导通Y=0； A=0，G4、G5的输出同时为低电平，T1导通、T2截止Y=1。Y=反相器正常工作。 1 1 1 1 1 高阻态 1 ，不管A的状态如何，G4输出高电平、G5输出低电平，T1和T2截止，输出高阻态。

输入处的圆圈表示低电平有效， 低电平时电路正常工作， EN高电平时电路正常工作。

总线结构EN不能同时为1。 EN1EN2+EN1EN3+EN2EN3+…=0 双向传输 EN=1，G1工作G2高阻态，数据DO反相后送到总线； EN=0，G2工作G1高阻态， 来自总线的数据DI反相后送入电路。

3.4 TTL门电路(transistor-transistor-logic) 1．双极性三极管的开关特性 双极型三极管的开关等效电路： (a)截止状态：VBE<0.7V，iB=0， iC=0三极管截止，开关断开。 (b)饱和导通状态 VBE>0.7V， iB>IBS ，VBE=0.7V=VON，VON开启电压， 集电极和发射极近似短路， 饱和压降VCE(sat)，开关接通。 c b e

中间级：由T2、R2、R3组成。T2的集电极和发射极为T4、T5提供了两个相位相反的信号，所以这级又称倒相级。 3. TTL反相器电路结构及工作原理 1） TTL反相器的电路结构 由三部分组成： 输入级：由T1、D1和电阻R1组成。 中间级：由T2、R2、R3组成。T2的集电极和发射极为T4、T5提供了两个相位相反的信号，所以这级又称倒相级。 输出级：由T4、T5、R4、D2组成。T5为反相器，T4是T5的有源负载，完成逻辑上的“非”。 + - 输入级 中间级 输出级 由中间级提供的两个相位相反的信号，使T4、T5总是一管导通而另一管截止的工作状态。输出电路的形式称为“推拉式输出”电路，或称“图腾输出”。

Vcc=5V、 VIH=3.4V 、VIL=0.2V、 VON=0.7V 2）工作原理 Vcc=5V、 VIH=3.4V 、VIL=0.2V、 VON=0.7V (1)当vi=VIL输入低电平(0.2V)时，T1的发射结导通，T1基极电压VB1被钳位在 VB1=Vi+VBE1=0.2+0.7=0.9V VB1不能使T1集电结、T2、T5导通，T1集电结，T2、T5截止。 由于T2的b-c结反向电阻大， T1工作在深度饱和状态。VCE1≈0，VC2=高电平， VE2=低电平， 1 VB1 0.9V VC2 VOH 0.2V VE2 T4导通、T5截止， 输出高电平VOH

(2)当vi=VIH输入高电平(3.4V)或悬空时， VB1=VIH+VON=4.1V， 因为T1的集电结、T2、T5导通的电压是2.1V，T1的VB1被钳位在2.1V上， T1的发射结反偏。 电源VCC通过R1，T1的集电结 向T2、T5提供基流，使T2导通饱和， VC2↓、VE2↑，T4截止、T5导通， 输出Y为 低电平VOL。 Y=VCES5=0.2V Y= 输出级的特点是： 4.1V 2.1V VC2 0.2V 3.4V VE2 无论输出是高电平还是低电平，输出电阻都比较低。 这是因为当输出为低电平时，T5饱和，T4截止，输出电阻rO=rCES5，值很小。 当输出为高电平时，T5截止，T4导通，T4工作在射极跟随器状态，输出电阻rO的阻值很小。 由于电阻rO值很小使得电路带负载的能力增强。

二极管D2作用： 在T5饱和导通时，为确保T4可靠截止，抬高T4的基极电位。 VB4=VCES5+VD2+VBE4 =0.2+0.7+0.7

3）电压传输特性 电压传输特性曲线 可分成四段： ①AB段 (截止区) 0≤VI<0.6V VB1<1.3V， T2、T5截止， T4导通，输出高电平。 VOH=Vcc- vR2 - vBE4 - Vd2 ≈3.4V。 ②BC段 (线性区) 0.6V≤VI <1.3V T2导通、T5截止， T2工作放大区， VC2↓VO线性下降。

③CD段 (转折区) 1.3V≤VI<1.5V VI=1.4V， VB1=2.1V ，T2、T5同时导通，T4截止 VO急剧下降。转折区中点对应输入电压=阈值电压VTH ④DE段(饱和区) VI ≥1.5V VO =0.3V。 OC门（集电极开路）、TS三态门与CMOS电路的OD门、三态门功能相同。

思考题 1、简要说明集成电路的定义和分类，集成电路的发展速度与规模。 2、 为什么说CMOS是开关电路，它的主要特点是什么？ 3、什么是噪声容限？ CMOS电路的噪声容限与VDD有什么关系？ 4、分别说明CMOS非门、 OD门、三态门和传输门构成和功能，并说明它们之间的区别。