Minimum System Requirements Clock Generator Memory Interfacing

System Block Diagram System bus (data, address & control signals) Memory Interrupt circuitry Serial I/O Parallel I/O TimingCPU  P + associated logic circuitry: Bus controller Bus drivers Coprocessor ROM (Read Only Memory) (start-up program) RAM (Random Access Memory) DRAM (Dynamic RAM) - high capacity, refresh needed SRAM (Static RAM) - low power, fast, easy to interface Crystal oscillator Timing circuitry (counters dividing to lower frequencies) At external unexpected events,  P has to interrupt the main program execution, service the interrupt request (obviously a short subroutine) and retake the main program from the point where it was interrupt. Simple (only two wires + ground) but slow. Printer (low resolution) Modem Operator’s console Mainframe Personal computer Many wires, fast. Printer (high resolution) External memory Floppy Disk Hard Disk Compact Disk Other high speed devices

Required Circuits in Minimum-mode and Maximum-mode GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 RQ/GT0 RQ/GT1 QS0 READY RESET BHE/S7 MN/MX RD LOCK S2 S1 S0 QS1 TEST Max ModeMin Mode Vcc GND Basic Requirements: Power Clock Reset Circuit Memory ( ROM – RAM)

8284 Clock Generator for 8086 an 18-pin chip specially designed to be used with 8088/86 microprocessors, It provides the clock and synchronization for the microprocessor, also provides the READY signal for the insertion of wait states into the CPU bus cycle.

Block Diagram

Memory Interfacing Timing Memories

IO/MDT/RSSOCHARACTERISTICS 000Code Access 001Read Memory 010Write Memory 011Passive 100Interrupt Acknowledge 101Read I/O port 110Write I/O port 111Halt Read Write Control Signals

Read Cycle Min mode Pins: ALE – M/IO – DT/R - DEN

23 Write Cycle in 8088/8086 Minmode

Address Bus Latches and Buffers

Address Latch Circuit

Data Bus Transceivers

Data bus Transceiver Circuit

Bank Write and Bank Read Control Logic Bank Write Control Logic Bank Read Control Logic

Address Decoders

Allmost all systems contain two main types of memory : Read-Only Memory (ROM)  system software and permanent system data Random Access Memory (RAM) or read/write memory  Temporary data and application software

Memory Devices Types of Memory : – read-only memory (ROM) – flash memory (EEPROM) – static random access memory (SRAM) – dynamic random access memory (DRAM) All memory devices have : – Bidirectional Data – address inputs – a pin for selection (CE – CS – EN ) – one or more pins that control the operation of the memory (RD – WR – R/W – OE )

Maximum Mode Interface Used in a multiprocessor environment 8288 Bus Controller is used for bus control WR, IO/M, DT/R, DEN, ALE, INTA signals are not readily available

System

34 Fully buffered 8088

System

36 Fully Buffered 8086

Max Mode Interface

38 Max Mode Memory Interface

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE D0 - D7 D8 - D15 A1-A16 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G1 G2 A17 A18 A19 A0 DEN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G1 G2 A17 A18 A19 BHE DEN RD WR SRAMs

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 D0 D1 D2 D3 D4 D5 D6 D7 CS OE D0 - D7 D8 - D15 A1-A16 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G1 G2 A17 A18 A19 A0 DEN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G1 G2 A17 A18 A19 BHE DEN RD EPROMs