1. May.28 1 Multimedia Lab.

2. 2

3. 3  만나는 곳의 Junction 이 제대로 생겼는지 확인할 것

4. Multimedia Lab. 4  앞의 플립플롭의 출력이 다음 플립플롭의 출력으로 들어간다.  클럭에 의하여 동기식으로 동작

5. 5 Multimedia Lab.  Myspice 실행

6. 6 Multimedia Lab.  Project Path ◦ Create a folder on the desktop which is named your ID number ◦ Create the project file, for example “xxx.prj”  Technology Path ◦ MyCADPro > Demo > IDS > Mycell < Layout folder ◦ ` SCMOS_SCN4ME_SUBM.TEC’ file

7.  Bind Library  C:\MyCADPro\Demo\IDS\MyCell\Layout\Mycell.prj 7 Multimedia Lab.

8.  같은 layer 끼리 만나게 되면 short -> ERC error 발생  Metal1 과 metal2 는 via1 로 뚫어서 연결하지 않는 이상 다른 layer 에 존재, \  Metal2 를 가로질러 연결해야 할 경우 상위 layer( 여기서는 metal3 layer 를 사용 ) 를 이용하여 연결하고 그 위를 VIA12layer 로 연결한다.(2λ X 2λ 사이즈 ) Multimedia Lab. 8

9. 9  DRC(Design Rule Check) ◦ MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_DRC.rul  ERC(Electrical Rule Check) ◦ MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_ERC.rul  ERC(Electrical Rule Check) with shape(LVS 실행시 ) ◦ MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_ERC.rul

10.  Netlist 확인 Multimedia Lab. 10 - Component 정보 C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Mode\ SCN4M_SUMB SPICE BSIM3.txt -Spice command 에 들어가는 내용 VDD VDD 0 DC 5 VSS GND 0 DC 0 V1 CK 0 PULSE(0 5 20ns 5ns 5ns 20ns 50ns) VPWL D 0 PWL 0ns 0 70ns 0 75ns 5 120ns 5 125ns 0.tran 1ns 500ns

11.  Shift register 의 동작 Multimedia Lab. 11 입력 신호 첫번째 FF 출력 두번째 FF 출력 세번째 FF 출력 네번째 FF 출력 Clock

12.  Schematic Editor For MyAnalog 실행 ◦ MyCAD Pro 2007 > Schematic Editor For MyAnalog 12 Multimedia Lab.

13. 13 Multimedia Lab.  Schematic Editor 실행 첫화면

14. 14 Multimedia Lab.  파일 -> 새 디자인 열기 ->  C:\MyCADPro\Demo\IDS\MyCell\Schematic 에 Work Folder 를 만든다.  C:\MyCADPro\Demo\IDS\MyCell\Schematic\work 에 file 이름 (ex halfadder) 을 입력하고 저 장 File name

15. 15 Multimedia Lab.  cell 만들기 ◦ 파일 -> 셀 / 뷰 만들기 Cell name 이전 슬라이드에서 생성한 library file 이름

16. 16 Multimedia Lab.  Add library ◦ 파일 -> 라이브러리 추가 / 삭제

17. 17 Multimedia Lab.  소자를 더블 클릭하면 소자의 이름과 속성을 변경할 수 있다. 설계한 트랜지스터의 W 과 L 값을 입력 본 실습에서는 NMOP 의 크기는 L=0.4u, W=1.2u PMOS 의 크기는 L=0.4u, W=2.4u 로 설정 인스턴스의 이름, netlist 에 표시될 이름

18.  회로 작성 Multimedia Lab. 18

19. 19 Multimedia Lab.  회로 작성이 끝나면 도구 -> 회로검증 -> 모든 오류 확인  오류가 없으면, 도구 ->SPICE 네트리스트 내보내기

20. 20 Multimedia Lab.  Result File C:\MyCADPro\Demo\IDS\MyCell\Schematic\ 경로에 output 폴더 생성  Include File C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Model\SCN4M_SUMB SPICE BSIM3  RUN 을 누르면 Netlist(file name.cir) 가 생성된다.  View 를 누르면 netlist 생성 결과를 확인할 수 있다. File name

21. 21 Multimedia Lab.  Add library ◦ User Library -> 추가 ->C:\MyCADPro\Library\MyAnalog 경로에서 Analog.lib 열기

22. 22 Multimedia Lab. Spice command 시뮬레이션을 위한 signal, bias 전압, 구간 설정 Schematic netlist  Netlist 추출 및 spice 실행

23.  Design shift register using D flip flop  Include result of layEd and schematic Editor and explain operation though truth table. 23 Multimedia Lab.