1. Digital Block Design & Layout Logic gate (3INPUT NAND GATE) 2500804 구자연

2. T O P I C

3. 3 INPUT NAND GATE Schematic * Width 를 찾기 전 소자값 PMOS W : 1μm L : 350nm NMOS W : 1μm L : 350nm

4. 3 INPUT NAND GATE Schematic

6. 3 INPUT NAND GATE Simulation Setting 1 2

7. 3 4

8. 5

9. 6

10. 3 INPUT NAND GATE SimulatioI

11. 3 INPUT NAND GATE Finding “W” W 를 찾기 위해 Width 를 변수로 지정

12. 3 INPUT NAND GATE Simulation SettingII 12

13. 3

14. 3 INPUT NAND GATE Simulation II

15. PMOS 의 W 값은 대략 3.058μm 가 된다.

16. 3 INPUT NAND GATE Simulation III W 값을 찾은 후 소자값 변경 후 Circuit & Simulation 결과

17. 3 INPUT NAND GATE Test Circuit

18. 3 INPUT NAND GATE Parameter Setting INA INBINC

19. 3 INPUT NAND GATE Parameter Setting 1 2

20. 3

21. 3 INPUT NAND GATE Simulation IIII 1 1 1 0 Truth Table IN AIN BIN CResult 0001 0011 0101 1001 1011 1101 0111 1110

22. 3 INPUT NAND GATE Layout

23. 3 INPUT NAND GATE DRC & LVS DRC LVS

24. 3 INPUT NAND GATE Final Design

25. Consideration 3Input NAND Gate 를 설계하고 Layout 해 보았다. 실제 Layout 을 통해 MOS 의 이해를 높일 수 있었다. 설계 과정동안 최소 공정 Size 에 대해 이해할수 있었다. Layout 을 하면서 사용하는 단축키 사용 등이 능숙해 질 수 있었다.