1. טרנזיסטור source drain

2. טרנזיסטור Drain Source Gate Bulk

3. P-mos, n-mos source Drain

4. n-mos Source Drain Gate bulk + + + vGvG - - - - -

5. P-mos Source Drain Gate Bulk ++ - vGvG + + + + + + +

6. מבנה חשמלי Metal (or poly) gate Oxide (SiO 2 ) ++++++ ++++++ ++++++ ++++++ ++++++ + + + + + +++++++ + + + + + + Semiconductor (p-substrate)

7. Accumulation (negative voltage at the gate) The Surface State in a MOS Structure - - - ++++++ ++++++ ++++++ ++++++ ++++++ + + + + + +++++++ + + + + + + Vgs << Vt poly gate SiO 2 possible accumulation close to the interface p-substrate The Si-SiO 2 interface Free majority carriers form an accumulation layer.

8. Depletion (small positive voltage at the gate) The Surface State in a MOS Structure The free majority carriers are repelled The interface becomes depleted of free carriers. poly gate SiO 2 depletion region p-substrate The Si-SiO 2 interface + + + ++++++ ++++++ ++++++ + + + +++++++ + + + + Vgs ~ Vt + +

9. poly gate SiO 2 inversion channel depletion region p-substrate +++ ++++++ ++++++ + + +++++++ + + + Vgs >> Vt ++++++ --------- The Surface State in a MOS Structure Inversion (high positive voltage at the gate) Minority carriers are attracted towards interface This region will becomes an ‘n-type’ region (inversion).

10. חיבור סטנדרטי SourceDrain Bulk ”1” SourceDrain Bulk “0” “1” N-mos P-mos “0”

11. The MOS transistor - the different modes of operation n+ p-sub Drain 0V Source Gate Substrate n-type channel n-ch MOS depletion layer Vgs > Vt ; Vds=0V

12. The MOS transistor - the different modes of operation n+ p-sub Drain (Vds) Source Gate Substrate n-type channel n-ch MOS depletion layer Linear region: Vgs - Vt > Vds > 0V

13. The MOS transistor - the different modes of operation n+ p-sub Drain (Vds) Source Gate Substrate n-type channel n-ch MOS pinch-off region Saturation region: Vds > Vgs - Vt depletion layer

14. מהירות תגובה

16. CMOS inverter S D G p-switch A B Y A B Y 0 0 bad 0 0 1good 1 1 0 ? (high Z) 1 1 ? (high Z) p-switch n-switch A B Y A B Y 0 0 ? (high Z) 0 1 ? (high Z) 1 0good 0 1 1 bad 1 n-switch S D G

17. =

18. דוגמא :

19. רמות לוגיות קביעת רמות לוגיות חלוקת ערכי המתח לקבוצות ערכים לוגיים מופשטים ( 1,0) מיפוי מתח ( רציף ) למיפוי לוגי ( בדיד ) ערכי המתח הממופים ל ערכים הלוגיים נקראים רמות לוגיות מיפוי לוגי לא מחייב מיפוי כל ערכי המתח אלה רק מתחים בתחום המותר

20. פתרון : שהרכיבים יוציא רמות מתח מתונות יותר ממה שהם יכולים לקבל

21. אנו נקבע 5 רמות לוגיות V  V OH = 1 V OH  V IH = 1 V IH  V IL = Undefined V IL  V OL = 0 V OL  0 = 0

22. זמן התפשטות

23. זמן רגיעה

24. זמן עליה וירידה (משני)

25. בנית NAND

27. בנית פונקציה לוגית מטרנזיסטורים 10

28. 0V Vt < Vgs Vt > Vgs VCC OUTIN 10 01 NOT

29. CMOS NAND ABA*B 00 1 01 1 10 1 11 0 A B OUT

30. CMOS NAND ABA*B 00 1 01 1 10 1 11 0 A B 1 0 1

31. OUT The CMOS NAND Gate ABA*B 00 1 01 1 10 1 11 0 A B 0 1 1

32. AND OUTBA 000 010 001 111

33. NOR OUTBA 100 010 001 011

34. OR OUTBA 000 110 101 111

35. Buffer OUTIN 00 11

36. MUX 4 transistor 4 transistor 4 transistor Mux2/1=14 transistor 2 transistor

37. TRANSFER GATE 4 transistor 2 transistor

38. The CMOS Pass Gate CONTROL INOUT t t Vin Vout Vcc Vcc-Vt

39. MUX TG S A B OUT 01 Mux TG 2/1=6 transistor

40. LATCH weak in EN out

41. FLIP FLOP in EN out LATCH

42. FLIP FLOP clk in EN/clk out LATCH Latch_out