1. In The Name of Allah درس: طراحی مدارهای VLSI
موضوع: فصل 3 کتاب CMOS VLSI DESIGN نوشته وست – هریس
استاد مربوطه: دکتر نجفی اقدم
نگارنده: فرشاد گوزل پور
خرداد 94

2. سرفصل: مقدمه تکنولوژی های CMOS قوانین طراحی Layout
مباحثی در ساخت
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

3. مقدمه
لزوم یادگیری چگونه ساخته شدن ترانزیستورها ؟
دلایل قوانین طراحی شده را خواهیم فهمید و در نتیجه طراحی خوبی خواهیم داشت.
اشکال زدایی تراشه ها را بهتر خواهد کرد.
بارآوری نیز بالا خواهد رفت.
کارخانه IBM
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

4. P-N Junction n-type si p-type si Acceptors Donor
چرا نیمه هادی ها مورد علاقه هستند؟
قابلیت تغییر رسانایی آن ها در محدوده خیلی وسیع، با افزودن اتم های ناخالصی.
P-N Junction
n-type si
p-type si
Acceptors
Donor
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

5. 75 mm to 300 mm less than 1 mm فناوری های CMOS
رایجترین روش برای تولید سیلندرهای سیلیکونی تک کریستالی
ماده خام مورد استفاده برای ساخت CMOS
75 mm to 300 mm
less than 1 mm
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

6. مراحل مختلف روش چوکرالسکی
مقدار کنترل شده ای از ناخالصی برای داشتن ویژگی الکتریکی مطلوب به ماده مذاب اضافه می شود.
نرخ رشد در حدود 30 الی 180 نانومتر در ساعت می باشد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

7. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
فتولیتوگرافی
از ترکیب واژه های Photo، Lithos، و Graph درست شده و به معنی کنده کاری روی سنگ با استفاده از نور می باشد.
بعد از الگودهی اولیه، لایه هایی مثل سیلیکون پلی کریستالی، دی اکسید سیلیکون و ... می توانند به عنوان ماسک های فیزیکی بکار روند.
فوتورزیست منفی: آن قسمت هایی که نور به آتها تابیده نشده است، حذف خواهند شد.
فتورزیست های مثبت، تفکیک پذیری بالاتری را ایجاد میکنند، ولی حساسیت آنها نسبت به نور کمتر است.
با کوچکتر شدن اندازه نما، فتورزیست باید نازکتر شود. در نتیجه از نیرومندی آنها کاسته شده، هزینه نهایی بالا رفته و بارآوری پایین خواهد آمد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

8. MASK LENSE VAFER تکنیک های فتولیتوگرافی
معمول ترین روش: چاپ افکنشی که به دو دسته چاپ تماسی(روش قدیمی) و مجاورتی تقسیم می شود.
MASK
متمرکز کردن الگو روی سطح ویفر
چاپ تماسی
چاپ مجاورتی
LENSE
VAFER
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

9. λ: طول موج منبع نوری 2b: کمینه گام( عرض + فاصله)
n: ضریب شکست محیط ( برای هوا، 1، برای آب، 1.33 و برای oil ، 1.5(
α: زاویه پذیرش لنز
2b: کمینه گام( عرض + فاصله)
λ: طول موج منبع نوری
NA: تفکیک پذیری عددی لنز
طول موج نوری، بر روی مقدار 2b تاثیر دارد.در دهه 1980 لامپ های جیوه با طول موج 436nm یا 365nm استفاده میشد. تا تکنولوژی 180nm، این مقدار به 248nmرسید.در حال حاضر از لیزرهای فلورید آرگون با طول موج 193nm استفاده می شود. در آینده ممکن است از نور ماورائ بنفش با طول موج 13.5nmاستفاده شود.
افزایش α به شیشه های لنز بزرگتری نیاز دارد. در دهه 1970 لنزها دارای NA برابر با 0.2 بودند ولی در حال حاضر اینتل با استفاده از n بالا برای آب ، مقدار NA را به 1.35 رسیده است.
K1: به همدوسی نور، پوشش های غیر انعکاسی، پارامترهای فتورزیست و روش های بهبود تفکیک پذیری بستگی دلرد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

10. نورهایی با طول موج هم اندازه یا بزرگتر از اندازه نما، باعث انحراف الگوها روی فوتورزیست می شود.
روش های بهبود تفکیک پذیری: (RET) دامنه، فاز و جهت نور ورودی را تغییر می دهند.
1. روش تصحیح مجاورت نوری(OPC)
انتهای خطوط در یک چینش نسبت به مرکز، نور کمتری دریافت می کنند.
با تغییر الگوهای روی ماسک، می توان این خطاها را جبران کرد.
2b>λ
2b<λ
2. ماسک هاس شیفت فاز(PSM): با استفاده از شیفت دهنده های فاز، اختلاف فاز 180 درجه تولید کرده و در نتیجه، در آن قسمتی که شدت نور باید صفر باشد، صفر خواهد شد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

11. شکلی ازفرایند سه چاهه
تکنولوژی های اصلی CMOS
فرایند چاه n
فرایند چاه p
فرایند دو چاهه
فرایند سه چاهه
فرایند سیلیکون روی عایق (SOI)
فرایند های چاه P برای بهینه کردن کارایی ترانزیستورهای PMOS می باشد.
فرایندهای دوچاهه برای بهینه سازی هر دو نوع ترانزیستورها می باشد.
در فرایند دوچاهه، یک ماسک برای چاهها کافی می باشد ولی برای فرایند سه چاهه وجود دو ماسک،یکی برای چاه عمیق و دیگری برای آن یکی چاهها الزامی می باشد.
فرایندهای سه چاهه برای جداسازی بلوک های دیجیتال و آنالوگ، همچنین برای جداسازی حافظه های پویا از قسمت منطقی می باشد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

12. اپیتکسی
تولید لایه سیلیکونی بهتر نسبت به سطح ویفر برای جلوگیری از پدیده قفل شدگی.
برخی کارخانه ها، امکان انتخاب ویفرهایی با لایه اپیتکسی یا بدون آن را فراهم می آورند.
تغییر دادن ناخالصی
1. اپیتکسی
2. نشاندن
3. کاشت یونی
2. نشاندن
قرار دادن مواد ناخالصی روی سطح سیلیکونی و وارد کردن آن به بدنه با نفوذ دمایی که معمولا از روش CVD استفاده می کند.
برای ساخت پیوندهای عمیق از این روش استفاده می شود.
3. کاشت یونی
این فرایند در دمای پایین انجام می گیرد تا ناخالصی ها به قسمت های غیرمجاز وارد نشوند.
بعد ار اتمام فرایند، یک مرحله التهاب دوباره انجام می گردد تا توزیع ناخالصی ها در نواحی مورد نظر یکسان گردد.
به چاههای ایجاد شده توسط این روش چاه پس رو گفته می شود.
امروزه برای ایجاد نواحی سورس، درین و چاه ها از روش کاشت یونی استفاده می گردد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

13. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
کاشت یونی 2-3 مگا الکترون ولت می تواند چاهی به عمق میکرو متر ایجاد کند.
با کاشت میتوان Vth را تغییر داد چون Vth به عواملی مثل سطح ناخالصی زیرلایه(NA) و بار سطحی(Qfc) بستگی دارد و این دو را می توان با کاشت تغییر داد.
در قسمت هایی که نباید via ایجاد گردد باید از موانع ضخیم میکرومتری استفاده گردد که این باعث ایجاد ابعاد بزرگی برای via در مقایسه با اندازه نما خواهد شد.
اثر نزدیکی به لبه چاه:
تفاوت ولتاژ آستانه ترانزیستورهایی که در لبه چاه قرار می گیرند، به دلیل یون های پراکنده شده از لبه های ماده فتورزیست، با ولتاژ آستانه ترانزیستورهای دور از لبه
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

14. 2. خشک دی اکسید سیلیکون(SIO2) روش های اکسیداسیون: مرطوب
سهم غالب را به دلیل آسانی در رشد و برش دادن به خود اختصاص داده است
اکسیدهای نازکتر برای گیت های ترانزیستورها و اکسیدهای کلفت تر برای جلوگیری از ایجاد ترانزیستورهای ناخواسته در زیر خطوط پلی سیلیکونی می باشد.
روش های اکسیداسیون:
مرطوب
دما بین 900 تا 1000 درجه است. فرایندی سریع بوده ولی دقت کافی را ندارد.
برای ایجاد اکسیدهای کلفت استفاده می شود.
2. خشک
دما در حدود 1200 درجه است.
برای ایجاد اکسیدهای با ضخامت دقیق به کار می رود.
Si (solid) + 2H2O (Gas) → SiO2 (Solid) + 2H2 (Gas)
Si (solid) + O2 (Gas) → SiO2 (Solid)
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

15. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
نشاندن لایه اتمی(ALD)
بر خلاف اکسیداسیون، قسمتی از ویفر سیلیکونی را مصرف نمی کند.
مثالی از لایه نشانی Al2O3
مرحله 2-1
مرحله 1-1
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

16. مرحله 1-2
مرحله 3-1
مرحله 3-2
مرحله 2-2
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

17. پس از سه سیکل عملیات
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

18. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
جداسازی اجزا
کانالها باید فقط زیر گیت ترانزیستورها تشکیل شده و سیم های دیگر نباید باعث ایجاد کانال های ناخواسته شوند.
نفوذهای درین و سورس ترانزیستورهای نامرتبط نباید روی هم اثر داشته باشند.
مثل اکسید فیلد که پلی سیلیکون و سیم های فلزی را از زیر لایه جدا میکند تا ترانزیستور پارازیتی تشکیل نگردد.
چون ضخامت اکسید فیلد خیلی زیاد است، ولتاژ آستانه ترانزیستور پارازیتی از VDD زیادتر شده و باعث خاموش ماندن آن خواهد ماند.
اکسید فیلد توسط اکسیداسیون محلی(LOCOS) تشکیل می گردد.
اکسیداسیون محلی
باعث توسعه فاصله افقی شده و چگالی ترانزیستورهای روی تراشه را کم می کند.( پدیده نوک پرنده ( ((Bird’s Beak
فاصله افقی با اختلاف ضخامت اکسیدها متناسب است
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

19. جداسازی با گودال کم عمق (STI)
این تکنیک، گودال هایی را دور ترانزیستورها( به جز نواحی فعال ) ایجاد میکند.
عرض گودال مستقل از عمق آن می باشد و در نتیجه ترانزیستورها تا جایی که لیتوگرافی اجازه می دهد می توانند به هم نزدیک گردند.
این گودال ها نقش همان اکسید فیلد را بازی می کنند.
ایجاد اکسید میانگیر و یک لایه نیترید سیلیکون که به عنوان لایه های ماسک عمل می کنند.
یک لایه اکسید آستری برای پوشش دادن سیلیکون روباز تشکیل می گردد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

20. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
گودال ها با SIO2یا هر ماده دیگر به روش CVDایجاد می گردد.
لایه های محافظ برداشته شده و عمل CMP انجام می گردد.
اکسید گیت
به اکسید گیت پشته گیت (Gate Stack) می گویند چون برای افزایش ثابت دی الکتریک از چند لایه اتمی sio2 به ضخامت 3-4 انگستروم و چندین لایه نیتروکسید استفاده می شود تا ضخامت موثر اکسید کاهش یابد.
در نتیجه می توان از اکسیدهای ضخیم تری استفاده کرد.
در تکنولوژی 65nm ضخامت موثر اکسید گیت حدود 10.5 الی 15 انگستروم است.
گیت پلی سیلیکونی خود تنظیم: این گیت مثل ماسک عمل کرده و تنظیم دقیق درین و سورس را در دو طرف گیت باعث می شود.
گیت فلزی چون بعد از تشکیل درین و سورس تشکیل می گردد این خاصیت را ندارد.پس باید گیت فلزی تا حدودی روی درین و سورس کشیده شود که این باعث افزایش خازن های هم پوشانی و کاهش سرعت سوئیچینگ می گردد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

21. ایجاد نواحی سورس و درین و گیت خود تنظیم
چگالی کاشت درین و سورس به نسبت پایین است (LDD)تا میدان الکتریکی پیوند درین پایین بوده و ترانزیستور در برابر الکترون داغ ایمن باشد.
LDD باعث کاهش خازن های همپوشانی و باعث افزایش مقاومت آنها می گردد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

22. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
پلی سیلیکون گیت و نواحی نفوذ دارای مقاومت بالایی هستند.
با واکنش فلزهای مقاومی( مقاوم در برای دمای زیاد) مثل تانتال، نیکل، مولیبیدن و ... با سیلیکون در دمای بالا، یک لایه سیلیساید تشکیل می شود.
این کار مقاومت ارتباطات به پلی سیلیکون و نواحی نفوذ را کاهش می دهد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

23. ایجاد اتصالات و لایه های فلز
جنس سیم ها در فرایندهای قدیمی از AL بود ولی امروزه به دلیل مقاومت پایین از CU استفاده می شود.
هنگام استفاده از CU برای اینکه مشکل پر کردن اتصالات کوچک رفع گردد، برای اتصالات کوچک از تنگستن استفاده می شود.
ایجاد لایه های فلزی
تیخیر (Evaporation)
دارای دو روش زیر است:
2. کندوپاش (Sputtering)
با ایجاد یک پلاسمای گازی (یونیزه کردن گاز خنثی با میدان RF ) اتم های AL از جای خود حرکت داده شده و روی ویفر قرار می گیرند.
ایجاد آلومینیوم با خلوص بالاتری را سبب می شود
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

24. روش های حذف قسمت های اضافی
مرطوب
از محلول پیرانها که ترکیب 3 به 1 تا 5 به 1 از اسید سولفوریک و پروکسید هیدروژن استفاده می شود.
از این محلول برای برداشتن ماده فتورزیست هم استفاده می شود.
2. خشک
از پلاسما استفاده می شود که باعث باردار شدن یون های گاز برش( فلور یا کلر ) و حرکت آنها به سمت سیلیکون باردار می شوند.
با برش پلاسمایی لبه های برش، بسیار تیز و مناسب درمی آیند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

25. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
عبور پلی سیلیکون از روی نفوذ، باعث ایجاد گیت ترانزیستور می شود پس سیم کوتاه فلزی لایه 1 برای اتصال گره خروجی نفوذ به ورودی پلی سیلیکون مورد نیاز است. برخی فرایندها لایه ای از تنگستن را بین فلز لایه اول و پلی سیلیکون اضافه می کنند که ارتباط محلی نامیده می شود.
این ارتباط موجب چینش چگالتری مخصوصا در حافظه های SRAM می شود.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

26. مقطع عرضی یک میکروپروسسور IBM دارای 11 لایه فلزی در تکنولوژی 90nm
لایه اول ( ارتباط محلی): از جنس تنگستن
لایه 2 تا 10 : مسی و دارای دی الکتریک با ثابت دی الکتریک ثابت و پایین
لایه 11: آلومینیومی
لایه 1 تا 6 : عرض و ضخامت کمینه (0.12 um)
لایه 7 تا 9 : عرض و ضخامت و فاصله دو برابر کمینه
لایه 10 و 11 : 4 برابر کمینه
لایه ارتباط محلی و لایه فلز بعدی در هر دو جهت افقی و عمودی کشیده شده ولی لایه های بعدی دارای یکی از جهت های افقی و یا عمودی می باشند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

27. مقاوم سازی
اضافه کردن یک لایه شیشه ای محافظ برای جلوگیری از ورود ناخالصی.
مترولوژی
علمی است برای اندازه گیری هرآنچه که در فرایند نیمه هادی ساخته شده است تا فیدبک این اندازه گیری به سازنده داده شود
میکروسکوپهای نوری
برای مشاهده عیوب و ساختارهای بزرگ
ریزبینی الکترونی پویشی ( scanning electro microscopy)
برای مشاهده اندازه های کمتر از 0.5um
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

28. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قوانین طراحی چینش
دستورالعمل هایی برای آماده سازی ماسک های نوری هستند.
برحسب اندازه نما، فاصله و هم پوشانی ها تعریف می گردند و محدودیت های هندسی معینی را در نظر می گیرند
هدف اصلی این قوانین، ساخت مدارهایی است که در عین درست کار کردن دارای کمترین مساحت نیز باشند.
این قوانین، مرزهای سختی میان ساخت درست و نادرست را نشان نمی دهند.
قوانین مقیاس پذیر MOSIS CMOS
بر حسب λ بیان می شوند و امکان انتقال یک طرح را میان فرایندها را ممکن می سازد.
اما چون فرایندها به طور یکنواخت کوچک نمی شوند، صنعت قوانین طراحی عددی را ترجیح می دهد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

29. پیش زمینه های قوانین طراحی
قوانین چاه
چاه n از سورس و درین عمیق تر است، پس باید فاصله ای میان لبه چاه n و نفوذهای n-plus مجاور در نظر گرفته شود.
فاصله میان لبه چاه و نفوذ داخل آن توسط گذر اکسید فیلد از مرز چاه معین می شود.در فرایند های STI به این فاصله احتیاجی نیست.
اتصال چاه n به زمین، چون دارای مقاومت ورقه ای کیلواهمی است، باید از طریق چندین اتصال موازی صورت گیرد تا سبب افت ولتاژ اضافی نگردد.
ماسک های تعیین چاه: 1. ماسک چاه عمیق n 2. ماسک چاه n و p (مکمل هم)
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

30. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قوانین ترانزیستور
ترانزیستورهای CMOS با 4 ماسک تعریف می گردند:
ماسک ناحیه فعال (OD or RX)
ماسک انتخاب (n-implant or nimp or nplus) n
ماسک انتخاب p (p-implant or pimp or pplus)
ماسک پلی سیلیکون
ماسک ناحیه فعال تمامی نواحی که نفوذ n یا p یا گیت ترانزیستورها واقع می شود را تعریف می کند
پلی باید به طور کامل از ناحیه فعال عبور کند در غیر اینصورت درین و سورس ترانزیستور از طریق یک نفوذ با هم اتصال کوتاه خواهند شد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

31. قوانین اتصالات
اتصال فلز به ناحیه فعال n
اتصال فلز به ناحیه فعال p
اتصال فلز به پلی سیلیکون
اتصال فلز به چاه یا زیر لایه
برای اتصال فلز به زیرلایه، چون ناخالصی زیرلایه پایین است، یک ناحیه فعال با ناخالصی بالا در زیرلایه ایجاد کنید.
برای اتصال، هرجایی که ممکن است از چندین اتصال موازی استفاده کنید. این کار اثر پدیده قفل شدگی را کاهش می دهد.
اتصالات تنها دارای یک ماسک بوده و به آن CONT یا CA می گویند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

32. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قوانین فلز
قانون فلز چاق: فاصله مابین خطوط موازی، با افزایش عرض سیم ها افزایش می یابد و این به دلیل مشخصه برشی سیم های کوچک در مقابل سیم های بزرگ می باشد.
قانون حداکثر عرض سیم: عرض سیم های فلزی نباید از حد معینی بزرگتر باشد. زمانی که به سیم های عریضتری نیاز داریم، چندین سیم کوچکتر را با هم موازی می کنیم.
در فرایندهای غیر مسطح قدیمی، عرض و فاصله بین سیمها در لایه 3 و بالاتر بیشتر بود تا از قطع شدگی یا اتصال کوتاه احتمالی در قسمت های عمودی پیشگیری گردد.
عرض و فاصله میا ن سیم ها در لایه های ضخیم تر نسبت به لایه های نازک تر باید بیشتر باشد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

33. خط پیرامونی برش و دیگر ساختارها
مکانی که توسط اره الماس بریده می شود را مشخص می کند. این خط برای جلوگیری از ورود آلودگی ها از دیواره ها به داخل تراشه است.
ساختارهای دیگر
نشانه تنظیم: برای تنظیم یک ماسک نسبت به ماسک دیگر می باشد که توسط کارخانه تعبیه می گردد.
ورنیه: برای بررسی هم ترازی بین لایه ها است. عم هم ترازی بین دو لایه می تواند با بررسی دو ورنیه بررسی شود.
ساختارهای تست از قبیل ترانزیستورهای تست و نوسان گرهای حلقوی برای ارزیابی پارامترهای ترانزیستورها و مقاومت اتصالها در امتداد خط پیرامونی برش قرار می گیرند تا مساحت مفید ویفر را مصرف نکنند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

34. ولتاهای آستانه چندگانه و ضخامتهای اکسید چندگانه
پیشرفت های فرایند CMOS
ولتاهای آستانه چندگانه و ضخامتهای اکسید چندگانه
ترانزیستورها با ولتاژ آستانه پایین جریان حالت روشن بیشتری دارند اما جریان نشتی زیر آستانه بزرگتری نیز دارند.
در مسیرهای بحرانی از ترانزیستورها با ولتاژ آستانه پایین و در مسیرهای غیربحرانی از ترانزیستورها با ولتاژ آستانه بالا استفاده می شود تا توان تلفی ناشی از جریان نشتی کم شود.
چندین ماسک و چندین گام کاشت یرای داشتن ولتاژ آستانه چندگانه مورد نیاز است.
اکسیدهای گیت با ضریب دی الکتریک بالا
ترانزیستورهای MOS به خازن گیت بزرگی نیاز دارند تا بار را به زیر کانال بکشند.
این امر نیازمند دی الکتریک نازکتر است( مثلا 12 انگستروم معادل 4 لایه اتمی در فرایند 65nm) که باعث افزایش جریان های نشتی می شود.
ثابت دی الکتریک SIO2 3.9 است .
در نسل 130nm از SION استفاده شد که ثابت دی الکتریکش 4.1 بود.
اینتل در سال 2007 از دی اکسید هافنیوم (HFO2) استفاده کرد که دارای ثابت دی الکتریکی آن 20 است.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

35. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
در مرز میان پلی سیلیکون با دی الکتریک یک ناحیه تهی ایجاد می شود که این باعث افزایش tox می شود.
گیت های پلی سیلیکونی به دلیل اثراتی مثل پدیده پراکندگی فونون با دی الکتریک با ثابت دی الکتریک بالا ناسازگارند .
به دو دلیل بالا اینتل دوباره از گیت های فلزی استفاده میکند.
چالش گیت های فلزی، ذوب شدن آنها در دماهای بالا و نداشتن امتیاز خود تنظیمی گیت است.
اینتل این مشکلات را حل کرد:
ابتدا گیت ترانزیستور با پلی سیلیکون ساخته شده، بعد از این که SIO2 روی ویفر رشد داده شد، SIO2 صیقل داده می شود تا به پلی گیت برسیم. پلی گیت برش داده شده در نهایت گیت فلزی در شیار ایجاد شده قرار می گیرد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

36. تکنولوژی سیلیکون روی عایق (SOI)
ضخامت لایه سیلیکونی، بسته به کاربرد آن ( کلید زنی الکترونیک قدرت یا میکروپروسسور) می تواند از حدود 500 انگستروم تا چندین میکرون تغییر کند.ضخامت لایه جداکننده(BOX)، می تواند تا چندین هزار انگستروم باشد.
جدا کردن ترانزیستور فعال از بقیه ویفر باعث کاهش جریان های نشتی الکتریکی خواهد شد.همچنین سرعت کلید زنی افزایش خواهد یافت.
SOFT ERROR که از دغدغه های اصلی مدارات ذخیره سازی داده می باشد، در این تکنولوژی به شدت کاهش می یابد.
در SOI همه ترانزیستورها توسط SIO2 کاملا از همدیگر جدا هستند و در نتیجه در مقایسه با دیگر ویفرها، پدیده قفل شدگی کمتر می شود.در ضمن چگالی ترانزیستورها نیز در تراشه بالاتر خواهد رفت.
تکنولوژی SOI جایگاه ویژه ای در ساخت شبکه های سرور سرعت بالا و نیز
طراحی ابزارهای LOW POWER را بازی می کنند.
با این تکنولوژی محدوده کاربرد IC در کاربردهایی با دمای بالا مثل موتورهای
سوخت افزایش پیدا کرده است.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

37. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قفل شدگی
این پدیده به دلیل وجود پیوندهای PNPN بین ترانزیستورهای نوع N وP بوجود می آید.
این پیوندها باعث ایجاد دو ترانزیستور BJT خواهد شد که در حلقه فیدبک مثبت قرار گرفته اند.
جریان گذرنده از SUBSTRATE باعث ایجاد یک Vsub شده و ترانزیستور Vsub روشن شده و باعث روشن شدن ترانزیستورVwell میشود. روشن شدن این ترانزیستور باعث بیشتر شدن جریان Vsub شده و در نتیجه یک جریانی از مسیر VDD به GND ترانزیستور ایجاد می شود.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

38. خازن های نفوذ با SUBSTRATE
ثابت دی الکتریک SIO2 حدودا 3 برابر کمتر از ثابت دی الکتریکی سیلیکون است بنابراین خازنهای سورس و درین SOI MOSFETS تقریبا ده برابر کمتر از SUB-MOSFETS است.
تکنولوژی SOI سرعت مدارات را در حدود 20 الی 30 درصد افزایش می دهد.
توان مصرفی دینامیک نیز در حدود 25 درصد توان مصرفی دینامیک SOI-MOSFETS لست.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

39. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
Soft Errors
اتم های سنگین اشعه های کیهانی می توانند به قطعات نیمه هادی وارد شوند.با وارد شدن این اتمها به نیمه هادی، انرژی خود را از دست می دهند و زوج الکترون حفره آزاد می کنند و این باعث تداخل در ناحیه تخلیه پیوند می شود. به این ترتیب که باعث ایجاد یک ضربه جریان در ناحیه تخلیه می شوند که میتواند باعث از بین رفتن اطلاعات سلول حافظه گردد.
در SUB-MOSFET ،وجود بالک بزرگ باعث جمع شدن بار آزاد زیاد می شود که این مشکل در مورد SOI-MOSFETS وجود ندارد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

40. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قابلیت تحرک بالاتر
با افزایش قابلیت تحرک جریان درایو و سرعت ترانزیستور افزایش می یابد.
یکی از راههای افزایش قابلیت تحرک، ایجاد کرنش الکتریکی در کانال می باشد که گاها افزایش 40 تا 100 درصدی را در قابلیت تحرک داریم.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

41. ترانزیستورهای پلاستیکی
کاربرد این ترانزیستورها در کاغذهای الکترونیکی منعطف، برچسب های تشخیص هویت RF و نمایشگرهای ماتریسی فعال است.
از نیمه هادی آلی پنتاسین استفاده می شود.
برای قسمت عایق هم از نیترید سیلیکون استفاده می شد.
قابلیت تحرک حامل ها در این ترانزیستورها نسبت به دیگر ترانزیستورها خیلی کمتر است.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

42. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
فرایند مس دمشقی
مشکلات استفاده از مس در اتصالات
نفوذ اتمهای مس به داخل سیلیکون و دی الکتریک و خرابی ترانزیستور
سختی فرایند برش سیم های مسی
تشکیل اکسید مس که باعث می شود اتصالات خوبی به وجود نیاید.
ایجاد لابه مانع روی فلز
ایجاد لایه دی الکتریک
لایه مانع 10nm از تانتال و نیترید برای جلوگیری از نفوذ مس.
این لایه باید رسانا باشد.
ایجاد لابه های مانع بیشتر
لایه ضد بازتابی برای کمک به فتولیتوگرافی
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

43. دی الکتریک با ثابت دی الکتریک پایین
با استفاده ار ترکیبات زیر می توان ثابت دی الکتریک دی الکتریک استفاده شده بین سیم ها را کاهش داد تا تاخیر سیم، مصرف توان و نویز را کاهش داد:
SIOF با ثابت دب الکتریک SICOH با ثابت دی الکتریک 2.8
IBM برای کاهش بیشتر ثابت دی الکتریک، شکاف هوایی با
ثابت دی الکتریکی 1 را استفاده می کند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

44. ساختارهای فوتونی مجتمع شده
اگر چه سیلیکون در طوج موجهای نور غیر شفاف است ولی در در بازه مادون قرمز که در فیبرهای نوری استفاده می شود شفاف است.
اجزای فوتونیکی مثل موجبرها و آشکارسازها با فرایند CMOS سازگار است ولی لیزر با این فرایند سلزگار نیست.
ساختارهای فوتونی مجتمع شده در شبکه های سرعت بالا می توانند جای سیم های مسی را بگیرند.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

45. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
مدارهای مجتمع سه بعدی
چندین لایه ترانزیستوری وجود دارد که می تواند باعث کاهش طول سیم ها، کاهش توان مصرفی مدار و افزایش سرعت مدار گردد.
با این تراشه های سع بعدی امکان ایجاد تکنولوژی های ناهمگن مثل قسمت های منطقی، حافظه و آنالوگ در یک پکیج امکان پذیر می باشد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

46. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
عدم توانایی گیت در قطع کامل کانال باعث ایجاد جریان های زیر آستانه خواهد شد.
می توان کانال را به شکل عمودی درست کرد و گیت را دو، سه یا چهار طرف کانال قرار داد تا کنترل بیشتری روی آن داشته باشد.
به این ترانزیستورها فیت فن می گویند چون نواحی سورس و درین از تیغه هایی روی سطح سیلیکونی تشکیل می گردد.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

47. شکلی از فیت فن شرکت اینتل با سه گیت
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

48. CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3
قوانین آنتن
اثر آنتن
با الگودهی سیم وصل شده به گیت ترانزیستور، مقداری بار روی آن ذخیره می گردد که برای تخریب اکسید نازک گیت کافی است که باعث افزایش جریان نشتی گیت، تغییر ولتاژ آستانه و کاهش طول عمر ترانزیستور می گردد.
قوانین آنتن بیشینه مساحت فلزی را تعیین می کنند که می تواند بدون اتصال به درین یا سورس ، یه گیت وصل شود.
روش های اصلاح اثر آنتنی
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

49. قوانین مربوط به شیارهای فلزی
برخی فرایندها دارای قوانین خاصی هستند که نیاز دارند سیم های فلزی عریض( بزرگتر از 10 تا 40 میکرومتر) دارای شیارهایی در حدود 3 میکرومتر باشند.
راهبردهای بهبود بارآوری
برخی فرایند ها فاصله ها و عرضهای قسمت های خاصی از مدار را که تاثیری روی مساحت و کارایی نداشته باشند را افزایش می دهند.
افزایش گسترش گیت پلی سیلیکونی ریسک خرابی ترانزیستور را به دلیل عدم تنظیم ماسک کاهش می دهد.
افزایش فاصله میان خطوط فلزی ممکن است ریسک اتصال کوتاه و خازن سیم را کاهش دهد.
افزایش عرض سیم ها برای کاهش ریسک مدار باز شدن و کاهش مقاومت
استفاده ار حداقل دو اتصال برای هر ارتباط برای کاهش ریسک مدار باز
استفاده از ترانزیستورها یا سلول های اضافی در لبه های مدارهای حساس برای تطبیق و یکنواختی بهتر.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

50. حل چند نمونه از مثالات آخر فصل
اگر ضخامت اکسید گیت ( مبتنی بر SiO2 ) 2nm باشد، ضخامت اکسید مبتنی بر HfO برای تولید همان خازن چقدر خواهد بود؟
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

51. Layout یک ترانزیستور pmos را در n-well process که شامل ماسک های active, p-select, n-select, polysilicon, contact, metal1 را رسم کنید.
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3

52. Thanks
CMOS VLSI DESIGN(4’th EDITON) West - Harris CHAPTER 3