Loogika-elementide pered

Loogika-elementide pered
L15. Loogikaelementide pered, standartsed elemendid. L16. Digitaalaritmeetika. Aritmeetika operatsioonide realiseerimine. L17. Digitaalsüsteemide automaat projekteerimine, sünteesi etapid. © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Digitaalväärtuste esitamine
J.F. Wakerly “Digital Design: Principles and Practices” - ptk. 3.5, 3.6 Loogikaväärtused ja 1 Kindel indentifitseerimine toitepinge muutused voolukõikumised mürad LOW ja HIGH pinge või voolu väärtused positiivne loogika: 1 == HIGH ja 0 == LOW negatiivne loogika: 1 == LOW ja 0 == HIGH © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Tehnoloogia pneumaatika madal rõhk kõrge rõhk CMOS (K-MOP) V V TTL V V optika pimedus valgus dün.mälu (DRAM) tühi C laetud C kustutatav mälu elektronid elektronid lõksus vabad bipolaarne ROM katkenud terve ühendus ühendus © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Tehnoloogia mullmälu magnetmull magnetmull puudub olemas magnetlint (-ketas) polaarsus polaarsus “põhja” “lõunasse” polümeermälu molekul molekul olekus A olekus B CD-ROM tasane pind süvend RW CD-ROM aine kristallilises aine mitte- olekus krist. olekus © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

I207 - Digitaalloogika ja -süsteemid - L15
CMOS loogikalülid J.F. Wakerly “Digital Design: Principles and Practices” - ptk. 3 Peamiselt Valikuliselt Lisamaterjale CMOS logically Very-large-scale integration VLSI and ASIC Technology Standard Cell Library Design d s g + - ugs p-kanaliga MOS transistor ugs g d s + - n-kanaliga MOS transistor © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS inverter n Vout Vin VDD p 1 a y off on Vin n p 3.3 (H) Vout 0.0 (L) y = a’ y = a © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS inverter Vout Vin VDD (L) (H) Vout Vin VDD (L) (H) Vout Vin VDD vt. CMOS loogikalülid “The CMOS Inverter” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS 2-NOR y a b 1 a b y y = (a+b)’ y = a’·b’ vt. CMOS loogikalülid “The NOR2 Gate” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS 2-NAND y a b 1 a b y y = (a·b)’ y = a’+b’ vt. CMOS loogikalülid “The NAND2 Gate” vt. CMOS loogikalülid “The NAND3 Gate” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS 2-AND y a b 1 a b y y = a·b © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – fan-in Sisendkoormatavus – fan-in sisendite arv järjestikku ühendatud transistorid takistusest põhjustatud suur viide © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – pingenivood HIGH LOW ??? VCC 0.7 VCC 0.3 VCC VOHmin VIHmin VOLmax VILmax VOUT 1.0 0.7 0.3 VIN H L ? VOHmin - VCC-0.1V VIHmin - 0.7·VCC VILmax - 0.3·VCC VOLmax - GND+0.1V © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – viide Vout t LH L H ? 1 M 1 k Vout t HL H L ? 1 k 1 M © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – võimsustarve Loogikalülide sisemine võimsustarve PT = CPD · V2CC · f CPD - (väljund) transistoride mahtuvus Ühenduste (traatide) võimsustarve PL = CL · (V2CC/2) · 2f = CL · V2CC · f CL - koormuste kogumahtuvus mahtuvus Dünaamiline võimsustarve PD = PT + PL = (CPD+CL) · V2CC · f vt. CMOS loogikalülid “Power Consumption of the CMOS Inverter” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Viited ja võimsustarve
J.F. Wakerly “Digital Design: Principles and Practices” - 3.5, 3.6 Ühendustraadid takistus ja mahtuvus  madalpääsfilter loogikalüli loogikalüli © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Segment – RC-ahel takistus ~ pikkus / laius mahtuvus ~ pikkus · laius viide -  ~ RC © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

‘1’ väljundis - koormusmahtuvuse laadimine ‘0’ väljundis - koormusmahtuvuse tühjendamine 1 k 1 M 1 k 1 M © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Voolutõuked lülitamisel vt. CMOS loogikalülid “Power Consumption of the CMOS Inverter” sisend väljund vool © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – pääslüliti Transmission Gate if (en) a = b a b en en’ a b en vt. CMOS loogikalülid “The CMOS Transmission Gate” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – (de)multiplekser
1 1 s y y 1 s © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Multiplekser Kanali (siini) selektor n aadress-sisendit 2n andmesisendit 1 väljund dekooder+selektor I0 I1 A0 EN MUX Y I0 I1 A0 EN Y I0 I1 A0 Y © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – 3-olekuline puhver
Siinid mitu allikat tüürib sama ahelat suur väljundtakistus three-state buffer A O EN A O EN B C D EN 1 A B C D p - + n O Z © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – “avatud suue” Siinid mitu allikat tüürib sama ahelat suur väljundtakistus open-drain buffer O A B A 1 B ta - + tb O © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – siinide tüürimine
bus d0 en0 d1 dn en1 enn bus d0 en0 d1 en1 dn enn © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Keerulisemad loogikalülid
2-3-AND-OR-NOT Y = !((A ^ B) | (C ^ D ^ E)) vt. CMOS loogikalülid “Complex Gates” Register (lukk-register e. latch) vt. CMOS loogikalülid “The CMOS D-Latch” © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – miks 2-NAND? Sama pindalaga transistorid Rp > Rn [ Rp  4·Rn ] erinev viide 01 ja 10 Sama siirdeaeg (viide) Rp / 2 = 2 · Rn Rn = Rp / 4 võrdne pindala - suurim pakketihedus Rp Rn y a b b a y gnd VCC © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

CMOS – miks 2-NAND? Invertor võrlduseks Sama siirdeaeg (viide) Rp = Rn Ap  4 · An võrdne pindala - suurim pakketihedus Rp Rn a y gnd VCC 2-NAND y a y a b b a y gnd VCC © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

D-flip-flop Meister-sell (Master-Slave) C=0 – meister avatud, sell suletud C=1 – meister suletud, sell avatud S R C Q D master slave S D C R Q © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

D-flip-flop CMOS C=0 – meister avatud, sell suletud C=1 – meister suletud, sell avatud D C Q master slave D C Q © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

JK-flip-flop C=0 – meister avatud, sell suletud C=1 – meister suletud, sell avatud J K Qt+1 0 0 Qt 1 1 Qt Q J K C master slave S J C R Q K © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loendurid 0…3 J C K 1 Q0 Q1 0…2 J C K 1 Q0 Q1 J C K Q0 Q1 1 Q0 Q1 C Q0 Q1 C © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loendurid 0…4 0…7 J C K 1 Q0 Q1 Q2 J C K 1 Q0 Q1 Q2 Q0 Q1 C Q2 Q0 Q1 C Q2 © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loendur kui automaat Loendur 0…2 primitiivne automaat väljund = olek olekud: 0, 1 ja 2 Kodeerimine 0=00, 1=01, 2=10 JK-trigreid St | St+1 | J1 K1 J0 K0 0 00 | 1 01 | 1 01 | 2 10 | 2 10 | 0 00 | 1 2 It | St |St+1| Ot 1 | 0 | 1 | 0 1 | 1 | 2 | 1 1 | 2 | 0 | 2 Qt – eelmine olek Qt+1 – järgmine olek © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loendur kui automaat Süntees St | St+1 | J1 K1 J0 K0 0 00 | 1 01 | 1 01 | 2 10 | 2 10 | 0 00 | Q1, Q0 – trigerite väljundid Skeem J1 = Q0; K1 = 1; J0 = !Q1; K0 = 1; J C K 1 Q0 Q1 - Q1 1 Q0 J1 - 1 Q1 Q0 K1 1 Q1 - Q0 J0 - Q1 1 Q0 K0 © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loendur kui automaat #2 Loendur 0…4 St | St+1 | JK2 JK1 JK0 0 000 | | 1 001 | | 2 010 | | 3 011 | | 4 100 | | – 0 - Skeem J2 = Q0&Q1; K2 = 1; J1 = Q0; K1 = Q0; J0 = !Q2; K0 = 1; või J0 = !Q2; K0 = !Q2; J C K 1 Q0 Q1 Q2 Qt – eelmine olek Qt+1 – järgmine olek © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Mälud J.F. Wakerly “Digital Design: Principles and Practices” - 10 Püsimälud ROM, PROM Korduvalt kirjutatavad püsimälud EPROM, EEPROM Muutmälud RAM, SRAM, DRAM, SDRAM Aadress-dekooder + mäluelemendid mälupangad, võimendid jne. © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

ROM, PROM, EPROM, EEPROM Read-Only-Memory Programmable, Ereasable, Electricaly Ereasable A0 A1 An dekooder võimendid D0 Dm © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

ROM, PROM, EPROM, EEPROM Transistori tüüp ROM – transistori ühendused maskiga PROM – ühendus/katkestus “põletatakse” EPROM – normaalsest kõrgem pinge, nn. salvestuspinge, viib transistori teise olekusse, nt. 0  1 kustutamine nt. ultravioletkiirgusega EEPROM – elektriliselt kustutav lisaskeem transistoride algoleku taastamiseks taastatakse terve mälu või sõna/ploki haaval © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

RAM, SRAM, DRAM, SDRAM Random-Access-Memory Static, Dynamic, Synchronous S/D A0 A1 An dekooder väljundvõimendid O0 Om sisendvõimendid D0 Dm Di sel wr Oi © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Mäluelemendid Vdd GND word bit’ bit Write Read Din Dout Di sel wr Oi 6T (SRAM) 3T (DRAM) Read/Write’ Data Word Bit 1T (DRAM) 1T (FLASH) © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

RAM, SRAM, DRAM, SDRAM SRAM – triger: kiire, suur, voolunäljane SSRAM – sünkroonne SRAM täiendavad registrid ja taktsignaal plokk-pöördus e. konveirpöördus (pipelined) DRAM – transistor (parasiitmahtuvused) info vajab perioodilist värskendamist (N ms) sisse-ehitatud värskendamist (refresh) SDRAM – sünkroonne DRAM kasutatavaim suurte mälumahtude puhul Analoogmälud – DRAM põhimõte rohkem infot elemendis – suuremad pesad mitmevalentsed mälud – lisaks DAC+ADC © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad Releed Elektronlambid RTL – Resistor-Transistor Logic (takisti-transistor loogika) DTL – Diode-Transitor Logic (diood-transistor loogika) © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad TTL – Transistor-Transistor Logic (transistor-transistor loogika) 2-NAND 2-NOR © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad ECL – Emitter-Coupled Logic (emittersidestatud loogika) A B (A+B)’ 0V -5.2V A+B 2-OR/NOR © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad DCL – Direct-Coupled FET Logic FET – Field Effect Transistor GaAs (jt. III/V tehnoloogiad) ülimadal toitepinge 2-NOR © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad PLA – Programmable Logic Array PAL – Programmable Array Logic Programmeeritavad loogikamaatriksid AND-OR, NAND-NAND, NOR-NOR maatriksid Programmeeritavad ühendused Loogikamaatriks mitme sisendiga ja mitme väljundiga loogikafunktsioonide süsteem sisendite arv piiratud väljundite arv piiratud implikantide (term) arv piiratud laiendamisvõimalused sõltuvad tehnoloogiast x = abc’+abd+a’cd y = abd+a’cd+bcd’ a b c d x y © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Teised tehnoloogiad FPGA – Field Programmable Gate Arrays Programmeeritavad loogikaplokid (CLB) Programmeeritavad ühendused (PSM) Xilinx Spartan, Artix, Kintex & Virtex seeriad CLB – neli 6->1 / 5->2 funktsiooni, pluss registrid tõeväärtus tabelid (LUT – look-up table) CLB PSM © Peeter Ellervee I207 - Digitaalloogika ja -süsteemid - L15

Loogika-elementide pered

Similar presentations

Presentation on theme: "Loogika-elementide pered"— Presentation transcript:

Similar presentations

About project

Feedback

Log in

Auth with social network:

Loogika-elementide pered

Similar presentations

Presentation on theme: "Loogika-elementide pered"— Presentation transcript:

Similar presentations

About project

Feedback