1. Novel CMOS inverter with linearly adjustable threshold voltage
Hadi Ahrovani,

2. Schematic of “ Novel CMOS inverter “
Standard Cmos Inv >
New adjustable Parm >
Page 2 of 32, Document 1

3. Standard CMOS inverter:
Threshold voltage:
Standard CMOS inverter:
𝑉 𝑡ℎ = 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 +𝑚 𝑉 𝑇𝑛 1+𝑚 , 𝑚= 𝐾 𝑛 𝐾 𝑝
Novel CMOS inverter:
𝑉 𝑡ℎ =𝜑 −𝑚 𝑉 𝑐
𝜑= 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 +𝑚 𝑉 𝑇𝑛
𝑚= 𝐾 𝑛 𝐾 𝑝
Page 3 of 32, Document 1

4. DC Analysis of the Noval CMOS Invertor
𝑉 𝐶 =0.1𝑣
𝑉 𝐶 =0.3𝑣
𝑉 𝐶 =0.5𝑣
𝑉 𝐶 =0.7𝑣
𝑉 𝐶 =0.8𝑣
𝑉𝑑𝑑=1.8𝑣
𝑊=1.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑃𝑀𝑂𝑆
𝑊=0.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑁𝑀𝑂𝑆
𝑉 𝐶 =1.0𝑣
Page 2 of x, Document 1

5. 𝑺𝒕𝒂𝒏𝒅𝒂𝒓𝒅 𝑪𝒎𝒐𝒔 𝑰𝒏𝒗
Novel CMOS inverter with 𝑽 𝑪 =𝟏.𝟖𝒗
𝑉𝑑𝑑=1.8𝑣
𝑊=1.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑃𝑀𝑂𝑆
𝑊=0.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑁𝑀𝑂𝑆
∆ 𝑽 𝒊 ≈𝟒𝟎𝒎𝑽

6. 𝑺𝒕𝒂𝒏𝒅𝒂𝒓𝒅 𝑪𝒎𝒐𝒔 𝑰𝒏𝒗
Novel CMOS inverter with 𝑽 𝑪 =𝟎𝒗
𝑉𝑑𝑑=1.8𝑣
𝑊=1.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑃𝑀𝑂𝑆
𝑊=0.5𝑢 , 𝐿=180𝑛 𝑓𝑜𝑟 𝑁𝑀𝑂𝑆
∆ 𝑽 𝒊 ≈𝟖𝟗𝟎𝒎𝑽

7. 𝐀 𝐁 𝐂 𝐃 𝐄 𝐏𝐌𝐎𝐒: Non Sat NMOS: Off NMOS:1 𝐏𝐌𝐎𝐒: Non Sat NMOS: Sat
𝑽 𝑪 =𝟏.𝟎 𝒗
𝐀 𝐁 𝐂 𝐃 𝐄

8. Voltage levels: Page 8 of 32, Document 1
همان گونه که انتظار می رود، ولتاژ های نامی 𝑉 𝑂𝐻 ↔1 و 𝑉 𝑂𝐿 ↔0 به ترتیب مقادیر منطقی صفر و یک را نمایش میدهند، انتظار داریم با اعمال 𝑉 𝑂𝐻 به ورودی معکوس کننده 𝑉 𝑂𝐿 در خروجی ظاهر شود و برعکس، تفاوت بین این دو تغییرات سیگنال یا لاجیک 𝑉 𝑆𝑊 نامیده می شود.
نواحی قابل قبول برای ولتاژ های High , Low توسط سطوح 𝑉 𝐼𝐻 و 𝑉 𝐼𝐿 معین می شوند. این ها اظهار می دارند که با تعریف این نقاط در حالتی که گین (= dVout / dVin) در منحنی VTC برابر -1 شود. ناحیه ی مابین سطوح 𝑉 𝐼𝐻 و 𝑉 𝐼𝐿 به عنوان نواحی تعریف نشده (transition width یا undefined region) لحاظ شده و سیگنال پایدار (Steady-state) باید از حضور در این ناحیه خودداری نماید.
Page 8 of 32, Document 1

9. Region B: Page 9 of 32, Document 1
𝑉 𝑂 = 𝑉 𝑖𝑛 − 𝑉 𝑇𝑝 + ( 𝑉 𝑖𝑛 − 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 ) 2 − 𝐾 𝑛 𝐾 𝑝 ( 𝑉 𝑖𝑛 ∗ − 𝑉 𝑇𝑛 )
𝑽 𝒊𝒏 ∗ = 𝑽 𝒊𝒏 − 𝑽 𝒙
𝑉 𝑂 = 𝑉 𝑖𝑛 − 𝑉 𝑇𝑝 + ( 𝑉 𝑖𝑛 − 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 ) 2 − 𝐾 𝑛 𝐾 𝑝 ( 𝑽 𝒊𝒏 − 𝑽 𝒙 − 𝑉 𝑇𝑛 )
𝑽 𝒙 = − 𝑽 𝒊𝒏 − 𝑽 𝑻𝑯 𝟐 −𝟐 𝑽 𝒊𝒏 +𝟒 𝑽 𝑻𝑯 −𝟐 𝑽 𝒄
𝑽 𝑿 ′ =−𝟐( 𝑽 𝒊𝒏 − 𝑽 𝑻𝑯 )^𝟐/(𝟐 𝑽 𝒊𝒏 +𝟐 𝑽 𝒄 −𝟒 𝑽 𝑻𝑯 )^𝟐+(𝟐 𝑽 𝒊𝒏 −𝟐 𝑽 𝑻𝑯 )/(𝟐 𝑽 𝒊𝒏 +𝟐 𝑽 𝒄 −𝟒 𝑽 𝑻𝑯 )
در ناحیه ئ مورد نظر MOSFET سوم، در ناحیه خطی قرار دارد.
𝑽 𝑶 = 𝑽 𝒊𝒏 − 𝑽 𝑻𝒑 +
( 𝑽 𝒊𝒏 − 𝑽 𝑫𝑫 − 𝑽 𝑻𝒑 ) 𝟐 − 𝑲 𝒏 𝑲 𝒑 ( 𝑽 𝒊𝒏 − − 𝑽 𝒊𝒏 − 𝑽 𝑻𝑯 𝟐 −𝟐 𝑽 𝒊𝒏 +𝟒 𝑽 𝑻𝑯 −𝟐 𝑽 𝒄 − 𝑽 𝑻𝒏 ) 𝟐 𝟏 𝟐
𝐏𝐌𝐎𝐒: Non Sat
NMOS: Sat
NMOS:1
Page 9 of 32, Document 1

10. 𝑽 𝑰𝑳 Region B:
𝑲 𝒏 𝟐 𝑽 𝒊𝒏 − 𝑽 𝑿 − 𝑽 𝑻𝒏 𝟐 = 𝑲 𝒑 𝟐 𝟐 𝑽 𝑫𝑫 − 𝑽 𝒊𝒏 −| 𝑽 𝑻𝒑 | 𝑽 𝑫𝑫 − 𝑽 𝒐 − 𝑽 𝑫𝑫 − 𝑽 𝒐 𝟐
𝒅 𝒅 𝑽 𝒊𝒏 →
𝐾 𝑛 𝑉 𝑋 ′ (𝑉 𝑖𝑛 − 𝑉 𝑋 − 𝑉 𝑇𝑛 )=
𝐾 𝑝 (𝑉 𝑂 − 𝑉 𝐷𝐷 )+2( 𝑉 𝑖𝑛 − 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 ) 𝑑 𝑉 𝑂 𝑑 𝑉 𝑖𝑛 −2( 𝑉 𝑜 − 𝑉 𝐷𝐷 ) 𝑑 𝑉 𝑂 𝑑 𝑉 𝑖𝑛
𝒅 𝑽 𝑶 𝒅 𝑽 𝒊𝒏 =−𝟏 & 𝑽 𝒊𝒏 = 𝑽 𝑰𝑳 & 𝒎 ′ = 𝑲 𝒏 𝑲 𝒑 𝑉 𝑋 ′ →
𝐾 𝑛 𝑉 𝑋 ′ ( 𝑽 𝑰𝑳 − 𝑉 𝑋 − 𝑉 𝑇𝑛 )=
𝐾 𝑝 (𝑉 𝑂 − 𝑉 𝐷𝐷 )+( 𝑽 𝑰𝑳 − 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 )+( 𝑉 𝑜 − 𝑉 𝐷𝐷 )
𝑽 𝑰𝑳 = 𝒎 ′ 𝑽 𝒙 + 𝑽 𝑻𝒏 +𝟐 𝑽 𝒐 +𝟑 𝑽 𝑫𝑫 − 𝑽 𝑻𝒑 𝒎 ′ −𝟏
Page 10 of 32, Document 1

11. Region C: 𝒎= 𝑲 𝒏 𝑲 𝒑 𝑽 𝒊𝒏 − 𝑽 𝑿 − 𝑽 𝑻𝒏 =± 𝑽 𝑫𝑫 − 𝑽 𝒊𝒏 −| 𝑽 𝑻𝒑 |
𝑲 𝒏 𝟐 𝑽 𝒊𝒏 − 𝑽 𝑿 − 𝑽 𝑻𝒏 𝟐 = 𝑲 𝒑 𝟐 𝑽 𝑫𝑫 − 𝑽 𝒊𝒏 −| 𝑽 𝑻𝒑 | 𝟐
𝒎= 𝑲 𝒏 𝑲 𝒑
𝑽 𝒊𝒏 − 𝑽 𝑿 − 𝑽 𝑻𝒏 =± 𝑽 𝑫𝑫 − 𝑽 𝒊𝒏 −| 𝑽 𝑻𝒑 |
𝑉 𝑐 = 𝑉 𝑖𝑛 − 𝑉 𝑥
در ناحیه ئ مورد نظر MOSFET سوم، در ناحیه اشباع قرار دارد.
𝑚 𝑉 𝑐 − 𝑉 𝑡ℎ = 𝑉 𝐷𝐷 − 𝑉 𝑖𝑛 −| 𝑉 𝑇𝑃 |
𝑽 𝒊𝒏 = 𝑽 𝑫𝑫 +𝒎 𝑽 𝑻𝒏 − 𝑽 𝑻𝑷 −𝒎 𝑽 𝒄
ولتاژ آستانه ی تعریف شده، این ولتاژ به صورت خطی با 𝑽 𝒄 تغییر می کند.
𝑽 𝒊𝒏 = 𝑽 𝒎 = 𝑽 𝑻𝒉
Page 11 of 32, Document 1

12. Region D: 𝐦"= 𝐊 𝐏 𝐊 𝐍 𝐕 𝐎 = 𝐕 𝐢𝐧 − 𝐕 𝐓𝐧 − 𝐕 𝐱
𝐊 𝐧 𝟐 ( 𝐕 𝐢𝐧 − 𝐕 𝐗 − 𝐕 𝐓𝐧 𝑽 𝑶 − 𝑽 𝑿 + 𝑽 𝑶 − 𝑽 𝑿 𝟐 )= 𝐊 𝐩 𝟐 𝐕 𝐃𝐃 − 𝐕 𝐢𝐧 −| 𝐕 𝐓𝐩 | 𝟐
𝐦"= 𝐊 𝐏 𝐊 𝐍
𝐕 𝐎 = 𝐕 𝐢𝐧 − 𝐕 𝐓𝐧 − 𝐕 𝐱
− 𝐕 𝐢𝐧 − 𝐕 𝐓𝐧 − 𝐕 𝐱 𝟐 −𝐦" ( 𝐕 𝐃𝐃 − 𝐕 𝐈 −| 𝐕 𝐓𝐩 |) 𝟐 𝟏 𝟐
𝐕 𝐱 = 𝟐 𝑽 𝒊𝒏 𝑽 𝒐 − 𝑽 𝒐 𝟐 −𝟐 𝑽 𝒕𝒉 𝑽 𝒐 𝟒 𝑽 𝒕𝒉 −𝟐 𝑽 𝒄 −𝟐 𝑽 𝒊𝒏
𝐏𝐌𝐎𝐒: Sat
NMOS: Non Sat
NMOS:1
Page 12 of 32, Document 1

13. 𝑽 𝑰𝑯 Region D: 𝐦"= 𝐊 𝐏 𝐊 𝐍 , 𝒅 𝒅 𝑽 𝒊𝒏 →
𝐊 𝐧 𝟐 ( 𝐕 𝐢𝐧 − 𝐕 𝐗 − 𝐕 𝐓𝐧 𝑽 𝑶 − 𝑽 𝑿 + 𝑽 𝑶 − 𝑽 𝑿 𝟐 )= 𝐊 𝐩 𝟐 𝐕 𝐃𝐃 − 𝐕 𝐢𝐧 −| 𝐕 𝐓𝐩 | 𝟐
𝐦"= 𝐊 𝐏 𝐊 𝐍 , 𝒅 𝒅 𝑽 𝒊𝒏 →
𝐾 𝑛 𝑉 𝑋 ′ (𝑉 𝑖𝑛 − 𝑉 𝑋 − 𝑉 𝑇𝑛 )=
𝐾 𝑝 (𝑉 𝑂 − 𝑉 𝐷𝐷 )+2( 𝑉 𝑖𝑛 − 𝑉 𝐷𝐷 − 𝑉 𝑇𝑝 ) 𝑑 𝑉 𝑂 𝑑 𝑉 𝑖𝑛 −2( 𝑉 𝑜 − 𝑉 𝐷𝐷 ) 𝑑 𝑉 𝑂 𝑑 𝑉 𝑖𝑛
𝒅 𝑽 𝑶 𝒅 𝑽 𝒊𝒏 =−𝟏 & 𝑽 𝒊𝒏 = 𝑽 𝑰𝑯 →
𝑽 𝑰𝑯 = − 𝑽 𝒙 ′ ( 𝑽 𝑶 + 𝑽 𝑻𝒏)−𝑽𝒙−𝑽𝒕𝒏+𝟐𝒎(Vdd+|Vtp|)−2m𝑽𝒅𝒅 𝟐𝒎 "+𝑽𝒙" −𝟏
Page 13 of 32, Document 1

14. Noise Margins Page 14 of 32, Document 1
برای اینکه یک گیت در مقابل نویز مقاوم باشد، ضروریست که فاصله ی مابین “0” , “1” به اندازه ی کافی بزرگ باشد، میزان دقت یک گیت نسبت به نویز توسط حاشیه نویز NML (noise margin low) و همچنین حاشیه ی نویز NMH (noise margin high) داده می شود.
اگر در نواحی On و Off محدوده ای قائل شویم،خواهیم داشت:
که نمایانگر لبه ی محدوده های مورد نظر است.
𝑁𝑀 𝐿 = 𝑉 𝐼𝐿 − 𝑉 𝑂𝐿
𝑁𝑀 𝐻 = 𝑉 𝑂𝐻 − 𝑉 𝐼𝐻
𝑁𝑀 𝐿 = 𝑉 𝐼𝐿 − 𝑉 𝑂𝐿−𝑚𝑎𝑥
𝑁𝑀 𝐻 = 𝑉 𝑂𝐻−𝑚𝑖𝑛 − 𝑉 𝐼𝐻
Page 14 of 32, Document 1

15. خاصیت باز-زایی (Regenerative Property):
حاشیه ی نویز بزرگ، خوشایند است اما شرط کافی نیست. فرض شود که یک سیگنال با یک نویز همراه شده و با سطح ولتاژ نامی اش تفاوت یافته است، تا زمانی که سیگنال در حاشیه فاز قرار دارد، گیت رو در روی آن نسبت به انتقال آن اقدام می کند، اگر چه ولتاژ خروجی آن از ولتاژ نامی اش فاصله می گیرد.
تفاوت بین دوحالت به مشخصه ی بهره دریچه ها وابسته است.برای آنکه دریچه حالت باززایی داشته باشد، باید ناحیه ی گذراای تعریف شده با بهره ی بزرگتر از 1 باشد.
Page 15 of 32, Document 1

16. Page 2 of x, Document 1

17. Page 2 of x, Document 1 Input, DC: 920mV, Voltage1,2: 700mV ,1.08mV
Output, DC: 920mV, Voltage1,2: 0mV ,1.80mV
Page 2 of x, Document 1

18. Determining the Propagation Delay:
مدل سوئیچی وارونگر استفاده می کنیم، مقاومت روشن و خازن بار هر دو به ولتاژ وابسته اند و با عنصر خطی ثابت که دارای مقدار متوسط روی کل بازه ی مورد نظر است، جایگزین می شوند. نقطه ای که ولتاژ خازن به Vdd/2 می رسد با فرض که ولتاژ منبع بسیار بیشتر از ولتاژ اشباع سرعت Vdsat است، می توان گفت ترانزیستور کل مدت گذار را در حالت اشباع سرعت قرار دارد.
Ron وابسته به زمان و غیر خطی – به نقطه ی کار نیز وابسته است.یک روش منطقی استفاده از مقدار متوسط مقاومت در ناحیه ی کاری است تا نتیجه ی نهایی شبیه به چیزی باشد که در واقع است.
𝑅 𝑒𝑞 ≈ 𝑅 𝑜𝑛 𝑡1 + 𝑅 𝑜𝑛 𝑡2
به کمک رابطه بالا می توانیم مقدار مقاومت معادل را از متوسط گیری مقاومت روی بازه ی تغییرات ولتاژ به دست می آید:
𝑅 𝑒𝑞 = 1 −𝑉𝑑𝑑/2 𝑉𝑑𝑑 𝑉𝑑𝑑/2 𝑉 𝐼𝑑𝑠𝑎𝑡(1+𝑉) 𝑑𝑣≈ 3 4 𝑉𝑑𝑑 𝐼𝑑𝑠𝑎𝑡 1− 7 9 𝑉𝑑𝑑
Page 18 of 32, Document 1

19. Determining the Propagation Delay:
𝑅 𝑒𝑞 ≈ 𝑅 𝑜𝑛 𝑡1 + 𝑅 𝑜𝑛 𝑡2
𝑅 𝑒𝑞 = 1 −𝑉𝑑𝑑/2 𝑉𝑑𝑑 𝑉𝑑𝑑/2 𝑉 𝐼𝑑𝑠𝑎𝑡(1+𝑉) 𝑑𝑣≈ 3 4 𝑉𝑑𝑑 𝐼𝑑𝑠𝑎𝑡 1− 7 9 𝑉𝑑𝑑 و
𝐼𝑑𝑠𝑎𝑡=𝑘′ 𝑊 𝐿 𝑉𝑑𝑑−𝑉𝑡 𝑉𝑑𝑠𝑎𝑡− 𝑉 2 𝑠𝑎𝑡 2
سه نتیجه ی ارزشمند :
مقاومت با W/L رابطه عکس دارد، دو برابر کردن پهنای ترانزیستور مقاومت را نصف میکند.
برای Vdd>>Vt+Vdsat/2مقاومت مجازاً از ولتاژ تغذیه مستقل می شود.
با رسیدن ولتاژ تغذیه به Vt، مقاومت به شدت افزایش می یابد.
Page 19 of 32, Document 1

20. Determining the Propagation Delay:
اکنون تاخیر انتشار مدار حاصله را به دست می آوریم، چیزی به جز تحلیل یک شبکه RC خطی درجه اول نیست!
𝑡 𝑝𝐻𝐿= ln 2 𝑅 𝑒𝑞𝑁 𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑁 𝐶 𝐿
به صورت مشابه برای حالت گذر پایین به بالا:
𝑡 𝑝𝐿𝐻= ln 2 𝑅 𝑒𝑞𝑃 𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑃 𝐶 𝐿
𝑅 𝑒𝑞𝑁 مقاومت معادل حالت روشن P در کل بازه،البته فرض بر برابر بودن خازن در دو حالت فوق است.
LH HL
Page 20 of 32, Document 1

21. Determining the Propagation Delay:
𝑡 𝑝𝐻𝐿= ln 2 𝑅 𝑒𝑞𝑁 𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑁 𝐶 𝐿
𝑡 𝑝𝐿𝐻= ln 2 𝑅 𝑒𝑞𝑃 𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑃 𝐶 𝐿
Page 21 of 32, Document 1

22. Determining the Propagation Delay:
تاخیــــر انتشار کلی وارونگر متوسط دو مقدار فوق تعریف میشود:
𝑡 𝑝 = 𝑡 𝑝𝐿𝐻 + 𝑡 𝑝𝐻𝐿 2
اغلب مورد نیاز است که تاخیر های انتشار HL و LH یکی باشند، این امر با برابر کردن مقاومت های روشن N,P قابل دستیابی است.
برای دستیابی به مقادیر CL با توجه به توالی استاندارد زیر:
Page 22 of 32, Document 1

23. Determining the Propagation Delay:
در مجموع برای خازن CL خواهیم داشت :
Page 23 of 32, Document 1

24. Determining the Propagation Delay:
بررسی در معکوس کننده ی مورد نظر با صرف نظر از اثر خازن های اضافه شده تنها عامل تاثیر گذار مقدار Ron می باشد:
𝑡 𝑝𝐻𝐿= ln 2 (𝑅 𝑒𝑞𝑁 + (𝑅 𝑒𝑞𝑁 ′)𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑁−𝑇𝑜𝑡𝑎𝑙 𝐶 𝐿
𝑡 𝑝𝐿𝐻= ln 2 𝑅 𝑒𝑞𝑃 𝐶 𝐿 =0.69 𝑅 𝑒𝑞𝑃 𝐶 𝐿
Page 24 of 32, Document 1

25. Page 2 of x, Document 1 𝑁𝑜𝑣𝑎𝑙 𝐼𝑛𝑣:𝑡 𝑝𝐻𝐿 =0.74ns
Standard Inv: 𝑡 𝑝𝐻𝐿 =0.06ns
Page 2 of x, Document 1

26. Page 2 of x, Document 1 𝑁𝑜𝑣𝑎𝑙 𝐼𝑛𝑣:𝑡 𝑝𝐿𝐻 =0.08ns
Standard Inv: 𝑡 𝑝𝐿𝐻 =0.08ns
Page 2 of x, Document 1

27. Modified CMOS inverters
Inverter with three transistors:
Inverter with four transistors:
Page 27 of 32, Document 1

28. Modified CMOS inverters
Inverter with four transistors
این معکوس کننده برای شبیه سازی رینگ اسیلاتور انتخاب شده است، از آنجایی که در بالای PMOS نیز یک ترانزیستور دیگر با گیت متصل به 𝑉 𝐶 افزوده شده است، با معکوس کننده ی بحث شده در صفحات قبل تا حدودی متفاوت خواهد بود ولی اصول اساسی مربوط به یک معکوس کننده را تبعیت می کند، در ولتاژ آستانه ی شبیه سازی شده در صفحات قبل امکان دستیابی به مقادیر بیشتر از 𝑉 𝑡ℎ تا مقدار Vdd بود، ولی در معکوس کننده با چهار ترانزیستور امکان دستیابی به 𝑉 𝑡ℎ از 0 تا Vdd خواهد بود.
Page 28 of 32, Document 1

29. Modified CMOS inverters
تولید شکل موج حلقه:
فرکانس اسیلاتور از تاخیر انتشار کلی معکوس کننده های استفاده شده در حلقه محاسبه می شود،
تاخیر انتشار یا زمان انتشار، مدت زمان کلی مورد نیاز (معمولا نانوثانیه) برای یک سیگنال تا از طریق معکوس کننده از 0 در ورودی به 1 در خروجی برسد.
f اسیلاتور، nتعداد گیت های استفاده شده و Tp تاخیر انتشار برای هر گیت است.
Page 29 of 32, Document 1

31. به ازای ولتاژ 𝑉 𝐶 =0.8v
1 0.8𝑢𝑠 = =1.25𝑀𝐻𝑧
به ازای ولتاژ 𝑉 𝐶 =1.1v
1 4.3𝑛𝑠 =0.232=232𝑀𝐻𝑧

32. پایان با تصحیح اشکالات احتمالی و همچنین تکمیل مطالب فوق، کمکی برای دانشجویان دیگر باشیم.
Page 32 of 32, End 1