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Tree and Array Multipliers
Lecture 7 Tree and Array Multipliers
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Required Reading Behrooz Parhami,
Computer Arithmetic: Algorithms and Hardware Design Chapter 11, Tree and Array Multipliers Chapter 12.5, The special case of squaring Note errata at:
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Required Reading J-P. Deschamps, G. Bioul, G. Sutter,
Synthesis of Arithmetic Circuits: FPGA, ASIC and Embedded Systems Chapter FPGA Implementation of multipliers (handout distributed in class)
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Notation a Multiplicand ak-1ak a1 a0 x Multiplier xk-1xk x1 x0 p Product (a x) p2k-1p2k p2 p1 p0
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Multiplication of two 4-bit unsigned binary numbers in dot notation
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Basic Multiplication Equations
k-1 x = xi 2i p = a x i=0 k-1 p = a x = a xi 2i = = x0a20 + x1a21 + x2a22 + … + xk-1a2k-1 i=0
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Unsigned Multiplication
a4 a3 a2 a1 a0 x x4 x3 x2 x1 x0 ax0 20 a4x0 a3x0 a2x0 a1x0 a0x0 ax1 21 a4x1 a3x1 a2x1 a1x1 a0x1 + ax2 22 a4x2 a3x2 a2x2 a1x2 a0x2 ax3 23 a4x3 a3x3 a2x3 a1x3 a0x3 ax4 24 a4x4 a3x4 a2x4 a1x4 a0x4 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0
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Full tree multiplier - general structure
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7 x 7 tree multiplier
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A slice of a balanced-delay tree for 11 inputs
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with a more regular structure
Tree multiplier with a more regular structure
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Layout of a multiplier based on 4-to-2 reduction modules
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2’s Complement Multiplication (1)
-24 23 22 21 20 a4 a3 a2 a1 a0 x x4 x3 x2 x1 x0 24 23 22 21 20 -a4 a3 a2 a1 a0 x -x4 x3 x2 x1 x0
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2’s Complement Multiplication (2)
-a4 a3 a2 a1 a0 x -x4 x3 x2 x1 x0 -a4x0 a3x0 a2x0 a1x0 a0x0 -a4x1 a3x1 a2x1 a1x1 a0x1 + -a4x2 a3x2 a2x2 a1x2 a0x2 -a4x3 a3x3 a2x3 a1x3 a0x3 a4x4 -a3x4 -a2x4 -a1x4 -a0x4 -p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 29 28 27 26 25 24 23 22 21 20
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2’s Complement Multiplication (3)
29 28 27 26 25 24 23 22 21 20 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 -29 28 27 26 25 24 23 22 21 20
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2’s Complement Multiplication (4)
z = 1 - z z = 1 - z - aj xi = - aj (1 - xi) = aj xi - aj = aj xi + aj - 2 aj - aj xi = - (1- aj ) xi = aj xi - xi = aj xi + xi - 2 xi - aj xi = - (1- aj xi) = aj xi = aj xi -aj = - (1 - aj) = aj = aj -xi = - (1 - xi) = xi = xi
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+ -a4x0 -a4x1 -a4x2 -a4x3 -a4 a4x0 -a4 a4x1 a4 -a4 a4x2 a4 -a4 a4x3 a4
-1 a4
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+ -a3x4 -a2x4 -a1x4 -a0x4 -x4 a0x4 -x4 a1x4 x4 -x4 a2x4 x4 -x4 a3x4 x4
-1 x4
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29 28 27 26 25 24 a4 a4x3 a4x2 a4x1 a4x0 -1 a4 x4 a3x4 a2x4 a1x4 a0x4 -1 x4 -1 a4 a4x3 a4x2 a4x1 a4x0 x4 a3x4 a2x4 a1x4 a0x4 a4 x4 1 a4 a4x3 a4x2 a4x1 a4x0 x4 a3x4 a2x4 a1x4 a0x4 a4 -29 x4
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Baugh-Wooley 2’s Complement Multiplier
-a4 a3 a2 a1 a0 x -x4 x3 x2 x1 x0 a4x0 a3x0 a2x0 a1x0 a0x0 a4x1 a3x1 a2x1 a1x1 a0x1 + a4x2 a3x2 a2x2 a1x2 a0x2 a4x3 a3x3 a2x3 a1x3 a0x3 a4x4 a3x4 a2x4 a1x4 a0x4 a4 a4 1 x4 x4 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 -29 28 27 26 25 24 23 22 21 20
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+ -a4x0 -a4x1 -a4x2 -a4x3 -1 a4x0 -1 a4x1 1 -1 a4x2 1 -1 a4x3 1 1 a4x3
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+ -a3x4 -a2x4 -a1x4 -a0x4 -1 a0x4 -1 a1x4 1 -1 a2x4 1 -1 a3x4 1 1 a3x4
24
29 28 27 26 25 24 a4x3 a4x2 a4x1 a4x0 -1 1 a3x4 a2x4 a1x4 a0x4 -1 1 a4x3 a4x2 a4x1 a4x0 a3x4 a2x4 a1x4 a0x4 -1 1 a4x3 a4x2 a4x1 a4x0 a3x4 a2x4 a1x4 a0x4 1 1 -29
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Modified Baugh-Wooley Multiplier
-a4 a3 a2 a1 a0 x -x4 x3 x2 x1 x0 a4x0 a3x0 a2x0 a1x0 a0x0 a4x1 a3x1 a2x1 a1x1 a0x1 + a4x2 a3x2 a2x2 a1x2 a0x2 a4x3 a3x3 a2x3 a1x3 a0x3 a4x4 a3x4 a2x4 a1x4 a0x4 1 1 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 -29 28 27 26 25 24 23 22 21 20
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Basic array multiplier
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5 x 5 Array Multiplier
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Array Multiplier - Basic Cell
cin x y FA cout s
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Baugh-Wooley 2’s Complement Multiplier
-a4 a3 a2 a1 a0 x -x4 x3 x2 x1 x0 a4x0 a3x0 a2x0 a1x0 a0x0 a4x1 a3x1 a2x1 a1x1 a0x1 + a4x2 a3x2 a2x2 a1x2 a0x2 a4x3 a3x3 a2x3 a1x3 a0x3 a4x4 a3x4 a2x4 a1x4 a0x4 a4 a4 1 x4 x4 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 -29 28 27 26 25 24 23 22 21 20
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Modifications in a 5 x 5 multiplier
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Array Multiplier – Modified Basic Cell
am ci si-1 xn FA ci+1 si
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5 x 5 Array Multiplier with modified cells
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Pipelined 5 x 5 Multiplier
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Xilinx FPGA Implementation
Equations Z = (2xn-1+xn-2) Y 2n-2 + … + (2xi+1+xi) Y 2i + … + +(2x3+x2) Y 22 + (2x1+x0) Y 20 (2xi+1+xi) Y = cm+1pimpi(m-1)…pi2pi1pi0 pij = xiyj xor xi+1yj-1 xor cj cj+1 = (xiyj)(xi+1yj-1) + (xiyj)cj + (xi+1yj-1)cj c0 = c1 = 0
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Xilinx FPGA Implementation
Modified Basic Cell Xilinx FPGA Implementation xi+1 xi cj+1 yj yj-1 FA pij cj
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Xilinx FPGA Implementation
Modified Basic Cell Xilinx FPGA Implementation LUT: xiyj xor xi+1yj-1 cj+1 xi yi xi+1 LUT 1 yi-1 pij cj pij = xiyj xor xi+1yj-1 xor cj cj+1 = (xiyj)(xi+1yj-1) + (xiyj)cj + (xi+1yj-1)cj
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Xilinx FPGA Multiplier
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Optimizations for Squaring (1)
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Optimizations for Squaring (2)
xi xj xi xj + xi xj = 2 xi xj xj xi xi xj xi xi = xi xi xj xi xj + xi = 2 xi xj - xi xj + xi = = 2 xi xj + xi (1-xj) = = 2 xi xj + xi xj xi xi xj xi xj
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Squaring Using Look-Up Tables
for relatively small values k input=a output=a2 1 1 2 4 3 9 4 16 2k words 2k-bit each . . . i i2 . . . 2k-1 (2k-1)2
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Multiplication Using Squaring
(a+x)2 - (a-x)2 a x = 4
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