Download presentation
Presentation is loading. Please wait.
1
+ 4013 4069 time base & display mux 4518 4518 4518 + + 4 digit display
16 9 9668 ULN2004A MC1416L equivalent 7x S S 1usec 11 10 9 8 3 1 11 13 Q Q 1M + 1 2 5 2 9 12 D Qn D Qn 4MHz 2k2 R R 13 12 4 10 4013 4069 100p 22p 0.25usec time base & display mux 6 10usec 14 100usec 6 1msec 14 10msec 6 100msec 14 1sec 1 9 1 9 1 9 5 13 5 13 5 13 4 12 4 12 4 12 2 10 2 10 2 10 3 11 3 11 3 11 R R R R R R 4518 4518 4518 RST-TB 7 15 7 15 7 15 + + 1 16 680W 13 1 LD BL PH D C B A a b c d e f g 9 a b c d e f g dot-mux 100ms Yo Y1 Y2 Y3 Y4 Y5 Y6 Y7 2 15 14 7 10 1s DPn D1 D2 D3 D4 3 14 dp c1 c2 c3 c4 6 11 1ms 15 3 4 13 13 12 12 10ms TB 2 5 12 3 1 Z 13 4 digit display common cathode C N T R D C B A 14 4 6 11 5 15 7 7 10 2 14 15 10 8 9 R O 4 330W 25.6mA vee 4017 9668 ULN2004A MC1416L c1 c2 c3 c4 dp 4051 7 4543
2
RST CLK 4 12 13 3 4 12 13 3 4 12 13 3 4 12 13 3 11 10 9 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 A0 A1 A2 15 1 15 1 15 1 15 1 E PL TCn PL TCn PL TCn PL TCn 5 7 5 7 5 7 5 7 4051 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 DP1n DP2n DP3n DP4n 13 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 9 9 9 9 14 + 10 + 10 + 10 + 10 15 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 12 Z 3 DPn 6 11 14 2 6 11 14 2 6 11 14 2 6 11 14 2 1 Counter 5 15 1 10 9 15 1 10 9 15 1 10 9 15 1 10 9 2 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 14 14 14 14 4 R U D PL R U D PL R U D PL R U D PL VEE 5 12 5 12 5 5 TCu TCd TCu TCd TCu TCd 12 TCu TCd 12 40193 40193 40193 40193 + 4 13 + 4 13 + 4 13 + 4 13 dot-(dp)mux 7 11 11 11 11 4532 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 + 5 E 3 2 6 7 3 2 6 7 3 2 6 7 3 2 6 7 Latch 4 I7 I6 I5 I4 I3 I2 I1 I0 O2 O1 O0 6 3 7 LSB LEn MSB 2 9 1 D4 D3 D2 D1 13 Mux 0A 1A 2A 3A 0B 1B 2B 3B 0A 1A 2A 3A 0B 1B 2B 3B 12 6 6 COUNTER E A0 A1 E A0 A1 Eo GS 15 4052 4052 11 10 10 14 10 9 9 ZA ZB VEE ZA ZB VEE Dec -> Bin A B C D
3
+ clock gate circuit 40175 + reset & latch circuit 4013 4069 4011 +
INPUT 10kW clock gate circuit 1usec 9 40175 (CNTR OUT) + 1 R reset & latch circuit 6 8 TB 3 S 1 TBP 11 S 13 R-TBS Q Q O3 O3n O2 O2n O1 O1n O0 O0n 15 4013 14 5 2 9 12 4069 D Qn D Qn 13 D3 D2 D1 D0 10 8 R TB1 R & 10 5 6 12 4 10 11 9 RSTn RST RST-TB 5 7 TBP 4 4011 6 1 2 TB2 & 3 12 CLK 2 & 11 3 5 + LEn 13 & 4 RST 4011 TB2 6 >10kL,<10kH 6 3 S RS1 Q 1 >10kH 13 & 11 DP1n 5 2 12 D Qn R >100kL TBS9 5 decimal point decoder & latch 4 & 4 DP2n >100kH TBS8 6 8 S 1 11 13 RS0 >1ML Q & 3 DP3n TBS7 2 12 >1MH 8 & 11 9 12 & 10 13 D Qn 8 R 9 & 10 DP4n 4011 10 4013 9 4011
4
4013 4013 4518 4069UB time base select circuit 4013 4013 4013 TBS2
14 100usec 8 6 TBS1 0.25usec 3 S 1 11 S 13 1 9 11 S 13 S 1 Q Q 5 13 Q 3 Q TBS3 4 12 2 10 3 4 5 2 9 12 9 12 D Qn D Qn 3 11 D Qn 5 D Qn 2 R R R R R R 4518 4069UB 4 10 7 15 10 4 R-TBS 1up 10up 100up 6 6 6 time base select circuit (frequency detector) 3 S 1 3 S 1 3 S 1 Q Q Q 5 2 5 2 5 2 D Qn D Qn D Qn R R R 4 4 4 4013 4013 4013 TBS4 TBS5 TBS6 TBS1 is bijna hetzelfde als de 4-deler in het “time base circuit”, maar heeft hier de reset ingangen aan signaal R-TBS zitten (ipv gnd). Ook is de Q-uitgang gebruikt ipv Qn, maar dit komt door het gebruik van de inverterende klok ingang van de opvolgende Uit de eerste deler output wordt een set gemaakt, welke elke 1usec actief is. Als de ingangs frequentie hoger is dan 1MHz wordt de RS-ff gereset en deze laag meteen ingeklokt, zodat pin 13 van TBS4 laag is. De ff TBS4,5,6 moeten per paar in dezelfde behuizing zitten vanwege de timing. TBS3 vervangt een 4518, vandaar de 4069 inverter aan de klokinput. 8 8 8 11 S 13 >1ML 11 S 13 >100kL 11 S 13 >10kL,<10kH Q Q Q 9 12 >1MH 9 12 >100kH 9 12 >10kH D Qn D Qn D Qn R R R 10 10 10
Similar presentations
![Modelagem Básica Entity –Exemplos: entity identifier is [ port (port_interface_list);] {entity_declarative_item} end [entity] [identifier]; Interface_list.](/2/352417/big_thumb.jpg "Modelagem Básica Entity –Exemplos: entity identifier is [ port (port_interface_list);] {entity_declarative_item} end [entity] [identifier]; Interface_list.>")
