1. Teacher : Ing-Jer Huang TA : Chien-Hung Chen 2015/6/2 Course Embedded Systems : Principles and Implementations Weekly Preview Question CH 1.4~CH 2.3 2007/10/03

2. 就以 Figure1.15 可以知道很明顯的 design productivity gap ，而為了增加產量而增加人數反而 會使專案團隊的整體生產力降低，如果把設計者分 成可產生最大產量的人數數組，而所選出的 leader 討論完專案要回報給組員，用制式格式的書面減少 溝通上的誤解，這樣是否可以減少落差？再者如果 對於硬體和軟體設計都很熟悉除了可以減少設計落 差外，是否可以超越 IC 的容量 ? (p.22 design productivity gap) 2

3. 在 p.37 圖 2.7 中 (b) 如何實作成 (c)? 3

4. PLD 分為 SPLD 、 CPLD 、 FPGA ，其中 CPLD 和 FPGA 的定義好像是一樣的，他們兩者之間是不是 有所差異。 (ch1.4) Level-triggered 有沒有哪些方面比 edge-triggered 還要好， D flip-flop 就是 latch 嗎？ (ch2.3) 在暫存器這個部分， clear 和 reset 可以設定為與 資料同步或不同步，在哪些情況下要使用同步、哪 些時候要使用不同步，各有何優缺點。 (ch2.3) 4

5. 關於 Figure 1.13 的架構圖，不是很了解在底層所 指的 "Microprocessor plus program bits 指的是什 麼 " ，課本裡好像沒有清楚說明。 一樣是同一個圖，上面所指的 Sequential program code ，指的 coding 的 style ，還是指該語言本身的 結構。因為像是 java 不論如何一定是物件導向語言， 那是不是就不適用於這個結構 ? 雖然好像本來就沒 有用 java 在 embeded system 上頭做設計，那什麼 又算是本身就是 sequential 的語言 ? 5

6. 在課文 1.5 節提到，由上而下的設計程序變的越來 越受歡迎，那反觀若使用由下而上的設計， 先從邏輯合成向上發展到系統合成，這樣有辦法 達到設計者需要的規格嗎？ 使用由下而上的設計，對於產品有什麼樣的影響嗎， 例如成本或是設計時程？ 6

7. 在課本 1.5 節中有題到 設計技術中大部份都是用 top － down 方式，課文中分為 (1)System specification (2)Behavioral specification ;(3)RT specification (4)Logic specification ，也就大概相似於一般設計 是由 C code => System C => Verilog 但是一般我 們好像都會跳過中間的 System C 直接去寫 Verilog 問題是前面的兩種模擬通常都是為了 評估跟之後 如果有更新可以加速修改的時間感覺 C code 就可 以做到為什麼現在大部份都還多一個步驟去把 System C 模擬出來。 7