1. 前瞻網路安全處理器及相關 SOC 設計 與測試技術研發 分項計畫 B 以網路安全處理器為應 用之 SOC 設計平台的系統整合、 晶片規畫與合成之自動化技術 之研發 Jenq-Kuen Lee Ting-Ting Hwang

2. 計畫目標 整合清大積體電路設計技術研發中心 (DTC) 的 SOC 設計技術與研發人力 – 研究開發一個前瞻網路安全處理器架構、設計平台 、 與晶片原型 – 研究開發相關的 SOC 設計、自動合成、系統整合、偵 錯、驗證、與測試的先進技術 – 所開發的各項相關技術將可應用於其他 SOC 的設計、 驗證、與測試並加強其優異性，有助於先進 SOC 產品之 開發 – 契合矽導國家型計畫目標

3. 計畫架構

4. 分項計畫 B- 主持人經歷 主持人現職專長及經歷 李政崑 清華大學資訊工程 教授兼副系主任 專長 : Compilers ICPP Most Original Paper Award, 1997 指導博士班學生榮獲 1999 年中華民國資訊協會最佳博士論 文佳作奬 教育部產學合作奬 (89 學年度 ) 吳中浩 清華大學資訊工程 教授 專長 : 設計自動化、大型積體電路之設計方法 美國加州大學 IRVINE 分校博士 多篇 IEEE and ACM transactions 著作 訪問學人在 Quickturn Desifn Systems Inc.,1995-1996 黃婷婷 清華大學資訊工程 教授 專長 : Low power design, synthesis, and FPGA design 賓州州立大學資訊系博士 國科會計畫 - 單晶片系統之邏輯合成技術研究 (88/07- 91/08 ) 張世杰 清華大學資訊工程 教授 專長 : VLSI design, VLSI design automation Ph.D:University of California at Santa Barbara 國科會計畫 - 連結佈局與佈局後的邏輯 / 實體共同合成與優 化 黃柏鈞 清華大學電機系 助理教授 專長 : 類比積體電路, 通訊積體電路 國立中央大學電機工程研究所博士 聯發科技線路設計部副理 獲得多項美國專利在積體電路領域

5. 分項計畫 B 綜覽

6. 分項計畫 B 架構

7. 子項計畫 1: 網路安全處理器系統整合與 晶片規劃技術之研發 第一年度計畫以 IP 為中心 之系統整合 流程 IP/ 核心元件之再使用與整合 技術 第二年度計畫快速雛形系 統 軟硬體共同模擬 / 共同驗證技 術 第三年度計畫混合同步﹑非 同步時序的 系統架構以 及其介面電 路設計 以 IP/ 核心元件為主之低功率 系統架構 計畫年度產出物技術指標

8. 子項計畫 2: 網路安全處理器的低功率之合成、指 令管理與編譯器之設計 第一年度計畫多重 IP 模擬 器 多重 IP 模擬器 / 週期精確性, 功能性與指令集強度 Toolkits 第二年度計畫 網路安全處理 器之編譯器 密碼函數庫 針對網路處理器效能最佳化以 及 Industrial Strength 的編譯器 標準密碼函數庫之建立，並利 用網路安全處理器之功能來作 效能的最佳化 第三年度計畫 Low-Power Compilers 含 Voltage-Scheduling 考量 / Low-Power Compilers / Energy Reduction Compilers 計畫年度產出物技術指標

9. 子項計畫 3: 網路安全處理器電路雜訊分 析與消除 自動產生 Multi-level Dynamic PLA Layout 於 TSMC 0.18u 製程。 對於總計劃中網路安全 處理器控制單元，延遲 將較 Standard Cell Design Style 快 15% 高效率多階層可程式邏輯陣列 的自動佈局產生器 第三年度計畫 能計算出電路最差狀 況的電壓降 並修改 Power Line Size 使得 電壓降的影響能減輕 動態電路的電壓降 (IR Drop) 分析與合成工具 第二年度計畫 受交互雜訊影響的乘 積排線總數，能降低 至原有的受影響的 90% 減輕交互雜訊 (Cross Talk) 的影 響的軟體工具 第一年度計畫 技術指標產出物計畫年度

10. 子項計畫 4: 網路安全處理器之低功率高 效能可變電壓技術 第一年度計畫低功率高效 能可變電壓 產生器評估 低功率高效能可變電壓產生 器評估報告 第二年度計畫低功率高效 能可變電壓 產生器 1.5V~3.6V, 80~95% Efficiency 200mA Max Load 系統分析與電路架構 第三年度計畫低功率高效 能可變電壓 產生器 1.5V~3.6V, 80~95% Efficiency 200mA Max Load 硬體製作及驗證 計畫年度產出物技術指標

11. 分項計畫 B: RoadMap 網路安全處理器的低 功率之合成、指令管 理與編譯器之設計 網路安全處理器電路 雜訊分析與消除 網路安全處理器 之低功率高效能 可變電壓技術 第一年 2002 第二年 2003 第三年 2004 網路安全處理器平台 之系統整合與晶片規 劃技術之研發 IP 核心元件再使用之方法 與流程 以高階系統規格為主之合 成流程的設計與建構 Multiple-IP 模擬器研發 密碼處理器之硬體架構和 指令設計的效能評估 暫存器配置之低功率議題研究 分析交互雜訊效應的電路模型 分析交互雜訊對於不同型態 的動態可程式邏輯陣的列效應 使用乘積行項和輸出入的重 新排序來減輕橫跨影響效應 針對網路安全處理器的特殊系統 加以分析，並訂定此可變電壓 產生器的規格制定與系統分析 快速雛形系統的設計與建構 軟硬體共同模擬 / 共同驗 證方法與流程之建構 網路安全處理器之編譯器 加密演算法函數庫之建立 多重電壓排程之低功率議題 研究 分析佈局後的潛在電壓降 針對電壓降所需的電路模型 同步電流切換的分析 產生電壓降問題的測試樣本 針對前一年度可變電壓產生器 的分析結果進行電路設計及 硬體製作的研究 以全面同步局部非同步為主 的低功率系統架構之研發 混合同步非同步時序系統之 介面電路設計及系統架構之 合成工具 低功率之編譯器設計 可變電壓之排程 多階可程式輯輯陣列的架構設計 多階可程式輯輯陣列的分割工具 使用 Skill 語言來完成自動佈局 產生器 針對可變電壓產生器的 電路硬體加以量測及驗證, 並利用所得之數據評估此項 可變電壓技術的效能

12. 分項計畫 B- 人力配置暨預算分配 子項計畫一：吳中浩教授 2 博 2 碩 子項計畫二：李政崑教授 2 博 5 碩 黃婷婷教授 子項計畫三：張世杰教授 2 博 2 碩 子項計畫四：黃柏鈞教授 2 博 2 碩 博士後研究 1 單位：仟元

13. Research Progress (-Aug. 1, 2002)

14. System Development Kits For SOC/IP Simulator Environment Retargetable Compilers and SDK Kits Hardware description language Fast System Software Prototyping

15. An Example for Simulators and Development Kits for SOC/IP RFBaseband Link Manager Java Bluetooth API Applications SDPTCS HCI L2CAP Audio RFComm Java Processor IP Bluetooth IP

16. Embedded SOC Design Methodology Trend? rapidly exploring and evaluating different architectural and memory configurations using a cycle-accurate simulator and retargetable optimizing compiler to achieve the goal of meeting system-level performance, power, and cost objectives Shrinking time-to-market cycles HardwareSoftware design in parallel

17. Architectural Description Language ADL is a language designed to specify architecture templates for SOCs Features that need to be considered: – Natural and concise specification – Generality in specification – Formal Model of specification – Automatic toolkit generation ADL should capture all aspects of SOC design, including ASIC and I/O interfaces

18. Benefits of ADL Perform (formal) verification and consistency checking Modify easily the target architecture and memory organization for design space exploration Drive automatically the backend toolkit generation from a single specification Adapt fast prototype of HDL-based high level synthesis by translation from ADL

19. DSE: Design Space Exploration The availability of a variety of processor cores, IP libraries (DSP, VLIW, SS/RISC, ASIP … ), and memory IP libraries (Cache, Buffer, SRAM, DRAM … ) presents a large exploration space for the choice of a base processor architecture.

20. Optimizations with Specification in ADL Timing model information ( instruction execution cycles, memory access cycles … ) directs compiler optimizations in speed. Power model information ( function unit and memory storage operation power consumption … ) directs compiler optimizations in low power consumption. Resource model and operation behavior model (pipeline information, data path constraints, … ) provide detail compiler optimization issues in instruction selection, resource allocation, scheduling.

21. ORISAL Features (On-Going Work) An ADL being developed by our R & D efforts. Simulator should be able to be generated directly from the specifications. Power model gives the possibility of compiler optimizations in low power consumption and power estimations with simulators.

22. Research Progress Power Managements at OS layer Minimize power consumptions while meet the deadline of real-time tasks To be extended to work with 黃柏鈞教授 on voltage scaling circuits at IP levels.

23. Intel SpeedStep  Technology Two performance mode – Maximum performance mode – Battery optimized performance mode Real-time dynamic switching between the two performance modes without resetting the system

24. Problem Specifications Fixed Voltage: Average Power (AP) = 1W Shutdown Mechanism: AP = 0.6W Variable Voltage Scheduling: AP = 0.36W TaskArrivalDeadlineCycles A065 B5155 A B B shutdown 5V5V 5V5V 3V3V 5 1015 A 5

25. Scheduling Algorithm 1. Assume there are n periodic tasks to be scheduled. 2. Sort deadlines in ascending order, namely T 1, T 2,..., T n. And put them in a list, called reservation list. Repeat 3-6 when the reservation list is not empty 3. Remove the first task, T i, from the list. 4. Compute slack time of both low and high voltage schedule, i.e. STL and STH. 5. Compute CTL(T i ) and CTH(T i ). 6. Schedule T i CTL(T i )  STL, schedule T i with low voltage if possible. STL  CTL(T i )  STH, call decision algorithm. CTL(T i )  STH, CTH(T i )  STH, schedule T i with high voltage if possible. CTH(T i )  STH, call exception (real-time failures).

26. Decision Algorithms Reservation List with … – RL-FFS (First-come First-serve Scheduling) – RL-PTV (Predefined Threshold Value) – RL-ACT (Average Computation Time) Comparing the control cycles s i – RL-APC (Average Power Consumption) Comparing the switching activities α i – RL-AEC (Average Energy Consumption) Comparing the product of switching activities and control cycles α i * s i – RL-WHS (Weighted Hybrid Scheme) Chose one of the above as a decision-maker by weighted voting. PTV=0.5

27. Simulated System Dual supply voltages – High voltage: 5V at 100MHz – Low voltage: 3V at 50.8MHz – Threshold voltage: 0.5V Task set – CNC (Computerized Numberical Control) machine controller – 8 tasks Period avg = 4575 µ s Deadline avg = 3400 µ s Computation_Time(5V) avg = 305 µ s Computation_Time(3V) avg = 594 µ s Switching_Activity avg = 47%

28. Total Power Consumption of Tasks

29. Avg. Power Consumption of Tasks with Diff. Decision Algorithms

30. 計畫實施策略 利用網路安全處理器為 Design Driver, 研發 SOC 各項設計、偵錯、驗證與測試之關鍵技術 與工研院 STC 及產業界合作開發 SOC 設計流程 及發展環境 與創意電子及源捷科技合作以取得各項現有之 IP( 如 SRAM,FPGA,CPU,DSP 等 ) 及其設計實作 與驗證環境

31. 計畫落實策略 積極培育積體電路與系統高級設計人才 與工業界以及國內外先進之研究機構交流合作 – 成立 SOC 設計技術聯盟 – 推動國際合作研究計畫 (IC-SOC) – 舉辦國際及全國性研討會、短期課程 – 透過清大積體電路設計技術研發中心 (DTC) 提供積體 電路系統設計技術相關之服務與諮詢 透過產學合作計畫及技術移轉使本計畫研究成果 能夠落實於產業界之產品發展與研究機構之技術 提升

32. 研發產出在 DTC 設計技術路程圖之定位

33. 研發產出在 DTC 測試技術路程圖之定位

34. 預期產業效益 網路通訊產品的 SOC 前瞻設計平台 – 可快速產生各種不同規格之網路安全處理系統，符合 網路應用之多樣化 SOC 開發的設計、整合、驗證、偵錯與測試等各 項先進技術 – 有助於產業界加速 SOC 產品之技術整合，取得技術領 先之地位 契合矽導國家型計畫目標，對國內積體電路產業 的進步與提升有極大的助益