1. SARADC 设计和进展 陆卫国 2008.04.30

2. 内容 SARADC 设计指标 主要结构 工作时序 设计难点 目前进度

3. SARADC 设计指标 Process : chartered 0.35um dual gate salicide analog process Single powersupply 3.3V Offset error ≤±4LSB Input voltage 0.65V~2.65V Resolution 10bit INL ≤±0.5LSB DNL ≤±0.5LSB Sample rate 3M SINAD ≥ 62dB

4. SARADC 工作原理 主要由采样保持, 逐次 逼近寄存器, D/A 转换器, 比较器组成. 以数字代码, 采用误差 技术对输入的模拟信号 进行逼近, 对所有可能的 量化水平进行二分检索, 直到得到最终的数字输 出. N 位寄存器控制转换的 时序, Vin 经过采样后与 DAC 的输出做比较, 比较 器的输出控制二分检索 的方向, SAR 的输出就是 转换得到的数字码. SARADC 原理框图

5. 结构模块 -S/H 模块 S/H 示意图 跟随器缓冲输入 两路开关电容形式 的增益放大模块, 对 输入信号进行采样保 持, 并分别放大 0.5 倍,1 倍, 实现从单端 到差分的转换, 以适 应后续电路的需要 基准源采用简单的 结构以降低面积和功 耗 基准源示意图

6. 结构模块 - DAC 模块 工作过程 : 取样期, 预分布, 保持 取样期 : 在控制逻辑电路控制下, 所有电容顶板接地, 底板接模拟输入, 输入电压存储在电容上 预分布 : 所有电容底板接地, 顶板与地断开, 电容上电荷保持 再分布阶段 : 在控制电路控制下, 电容阵列的开关依次开关, 对输入信 号从 MSB 到 LSB 依次检索 全差分结构消除共模噪声和电容非线性误差 电荷再分布 ADC 示意图

7. 结构模块 -comparator 模块 比较器结构示意图 包括预放大级和快速锁 存比较器两级 预放大器 : 放大输入信号, 提高比较器精度, 隔离锁 存比较器 feed-back noise 对 DAC 部分开关电容阵列 的影响 锁存比较器 : 包括跟踪和 锁存阶段, 把预放输出快速 锁存到逻辑电平 开关电容结构 : 输出失调 电压存储技术, 将预放输 出失调电压存储到存储电 容上

8. 结构模块 -digital 模块 包括控制逻辑, 移位寄存 器, SAR 逐次逼近寄存器 实现对 S/H 模块， DAC 模块， comparator 模块的 时序控制 数字部分时序示意图

9. 工作时序 ADC 时序仿真图 采样时钟 320ns ，系 统时钟 20ns ，一个采 样周期包含 16 个 clk 时 钟周期 5 个 clk 时钟采样时间， 输入信号采样到电容 阵列 11 个 clk 的转换时间， DAC 模块在数字部分 控制下将输出送到比 较器进行逐次比较

10. 工作时序－采样周期 失调消除控制信号 swg, 比较器输入 op_n, op_p, 系统时钟 clk 对比图 3clk 周期的时间 =60ns, swg 和 swg 为高, 比较器将 opamp 级的失调 储存到失调消除电容 C0,C1 上, 这段时间里, opamp 的性能应保证失调 能完全储存到电容上 3clk 周期的时间 =60ns, swg 和 swg 为高, 比较器将 opamp 级的失调 储存到失调消除电容 C0,C1 上, 这段时间里, opamp 的性能应保证失调 能完全储存到电容上 2clk 周期的时间 =40ns, swg 和 swg 为低, 比较器等待 capary 模块的 输入到来 2clk 周期的时间 =40ns, swg 和 swg 为低, 比较器等待 capary 模块的 输入到来 接下来的 11clk 周期用来 比较, 每个比较周期包括 四部分 接下来的 11clk 周期用来 比较, 每个比较周期包括 四部分

11. 工作时序－比较周期 比较周期由四部 分组成： 逻辑延迟 跟踪阶段信号 建立时间 锁存时间 比较器输出到 数字模块延迟 比较周期仿真图

12. 设计难点－ S/H 模块 HOLD 阶段需要在要求时间内达到 10bit 精度 要求 运放的增益需要增益误差小于 0.5LSB 的需 要 运放带宽需要满足建立时间的要求 运放噪声要降到不至于影响精度的水平 开关尺寸的确定 电容大小的确定

13. 设计难点－ DAC 模块 10bit 位数多，线性的要求电容匹配很好，采用 中间值电容匹配最好，但面积很大 —— 与采用 1C 电容匹配相比面积成指数增长 如果采用中段衰减电容将显著减少面积，但是 匹配精度受影响（衰减电容值通常怪异） 可能工艺无法提供仿真时采用的这么小值的电 容 —— 将进一步增大面积，而且大电容可能将影 响速度（充电） 需要特别考虑噪声问题 开关尺寸需要考虑导通电阻对建立时间的影响， 并权衡寄生电容的影响

14. 设计难点－ comparator 模块 失调问题 : 采用全差分结构消除系统失调， 版图要求完全对称以避免引入失调 预放大器的增益要满足比较器精度的需要 预放大器的压摆率达到比较器速度要求 预放大器的带宽要满足建立精度的需求 失调存储电容的选定应考虑预放大器压摆 率和快速锁存比较器的输入电容 快速锁存比较器锁存速度要满足时序要求

15. 设计难点－ digital 模块 数字行为级文件的编写，对其他三部分模 块的时序协调 数字后端的探索：从综合到自动布局布线， 版图验证，后仿真的实现 Foundry 提供的各种数字设计文件，标准单 元等的学习和研究

16. 目前进度－ S/H 模块 采用全差分结构代 替原有的单端到差分 结构，以满足增益， 带宽，以及建立时间 的要求，缺点是面积 增大，功耗增大 采用 bandgap 基准 源提供更好的温度， 电压稳定性 典型两级放大器 折叠共源共栅运放原理图 Bandgap 版图 Corner 分析，完全通过 最慢建立时间 <30ns 纯 SH 模块 FFT 分析： SFDR ＝ 72.2dB （ 11.7bit ），完全 满足 10bit 要求

17. 目前进度－ DAC 模块 电容版图全层视图 开关电容版图 完成开关电容版图， 线性度达到 1LSB 信噪比达到 60dB DAC 模块原理图 采用全差分结构消除 共模噪声和电容非线 性误差

18. 目前进度－ comparator 模块 比较器原理图 比较器瞬态仿真图 第一级低增益运放设计为 大的静态电流以 降低总体 热噪声 快速锁存比较器通过正反 馈实现高速度和高增益 失调消除 跟踪 锁存

19. 目前进度－ digital 模块 数字设计流程 行为级 verilog 设计 vi 等编辑器 verilog 行为级仿真 modelsim,Verig-XL 综合到门级网表 Design Compiler 布局布线 Astro(Synopsys) 后端验证 DRC,LVS Calibre(Mentor) 参数提取和后仿真 Calibre ， spectre 综合门级原理图 自动布局布线版图

20. 目前进度－总体 ADC 总体原理图 ADC 总体版图（未完成） 初步仿真图