1. 專題製作成果報告 Gated Clock Cloning for Timing Fixing 指導教授： 林榮彬教授 專題組員： 韓儩源、蔡萬都

2. 大綱 問題描述 演算法 流程圖 測試結果 Q&A

3. 問題描述

4. Constraint Function Max(Si+Li) + Enable Logic(E0+Ej) + Skew <= Clock Period (P0) + Delay (Sj)

5. 演算法 Build Kd-tree For Grouping Flip-Flops Decision Clock Gating Location Merge Clock Gating

6. Build Kd-tree For Grouping Flip- Flops 利用現有的 ”kdtree algorithm” 來對 flip-flop 進行 nearest neighbor 的分堆

7. Decision Clock Gating Location Constraint Function Maxdelay(Si+Li) +E0 +Ej+skew<=period+Sj 找到一個點是符合 skew 又不超過 Maxdelay(Si+Li) 加入 Ej 檢查 Constraint function

8. Decision Clock Gating Location 利用提供的查找表來計算 delay clock root 固定置於 (0,0) － Sj = x + y, 先決定 Sj 再調整 Lj 距離計算方法： Manhattan Distance

9. Decision Clock Gating Location x + y = Sj ENABLE LOGIC FLIP FLOP clock root CLOCK GATE

10. Decision Clock Gating Location 而從要符合 skew 的條件下，我們可以得到一 個 delay(Lj) 的範圍： Maxdelay-Sj-skew <= Lj <=Maxdelay-Sj 再利用查找表將 Lj 的範圍長度算出 i1 <= delay(Lj)’s length <= i2

11. Decision Clock Gating Location x + y = Sj ENABLE LOGIC FLIP FLOP clock root CLOCK GATE Lj 的範圍 Delay Sj Delay Lj

12. Decision Clock Gating Location 加入 Ej 檢查 Constraint function 若是不符合 Constraint function 或是找不到 delay(Lj) 的範圍，便重新決定 Sj

13. Decision Clock Gating Location x + y = Sj ENABLE LOGIC FLIP FLOP clock root CLOCK GATE Delay Sj Delay Lj Delay Ej New x + y = Sj

14. Merge Clock Gating Bottom-up FLIP FLOP 合併後的 group

15. 流程圖

16. 測試結果 主辦單位測試檔 主辦單位測試結果 Test case PERIODDIE_SIZEFLIP_FLOP case140008000 x 8000800 case25000020000 x 150001200 Test caseBuffer numberGate numberRun time case1 2417 1721529s case2 3817 240804s

17. Q&A

18. Thank you