1. 基于误差修正算法的并行 交替采样 ADC 的应用

2. 并行交替采样 ADC 原理  并行交替采样 ADC （ Time-interleaved ADC, TI-ADC) 结 构能够将多片相对低采样率的 ADC 芯片组合起来构成高 采样率系统。

3. TI-ADC 的缺陷 由于制造工艺的原因，通道间失配误差会 降低整个 TI-ADC 系统的 SNR 和 SFDR. 三种失配误差 :  偏置误差（ Offset Error ）  增益误差（ Gain Error ）  采样间隔误差（ Timing-skew Error ）

4. 增益误差（ Gain Mismatch) 增益误差（ Gain Mismatch) 增益失配的示意图

5. 增益失配的时域和频域分析 时域分析频域分析  基本误差信号周期等于单个 ADC 采样周期（ fs/M ）  误差信号的幅度被输入正弦信号的幅度所调制  最大误差发生在输入正弦波的峰值处  误差信号的包络线频率等于输入正弦波频率  频域中的噪声峰： f noise =  fin + k x fs/M  噪声频率与输入信号频率相关  噪声频率与采样频率相关  k = i/M

6. 采样间隔误差（ Phase Mismatch) 时钟相位失配的示意图

7. 时钟相位失配的时域和频域分析 时域分析频域分析  基本误差信号周期等于单个 ADC 采样周期（ fs/M ）  误差信号的幅度被输入正弦信号的导数所调制  最大误差发生在输入正弦波的过零处  误差信号的包络线频率等于输入正弦波频率，但相 相位与增益误差信号相差 90 度  频域中的噪声峰： f noise =  fin + k x fs/M  噪声频率与输入信号频率相关  噪声频率与采样频率相关  k = i/M

8. 偏置误差（ Offset Mismatch) 偏置失配的示意图

9. 偏置失配的时域和频域分析 时域分析频域分析  误差与输入信号在时域和频域均无关  误差信号周期等于单个 ADC 采样周期  频域中的噪声峰： f noise = k x fs/m  噪声频率与采样频率相关  k = i/M

10. 三种误差的总效应 Total Mismatch error: 增益和时间相位误差： 偏置误差：

11. 数字后处理系统框图 数字后处理算法研究  误差估计算法  误差修正算法

12. 混合滤波器组系统分析 ——TI-ADC  TI-ADC ：

13. TI-ADC 重构滤波器（ 1 ）  假设 x(t) 是 1st Nyquist 内的带限信号，则 y(n) 的 Fourier transformation 可以写成： 其中：

14. TI-ADC 重构滤波器（ 2 ）  重构滤波器： 其中 与  α (m+1)k 是 矩阵 A -1 (d) 的元素

15. TI-ADC 重构滤波器（ 3 ）  重构滤波器的冲激响应

16. TI-ADC 重构滤波器（ 4 ）  重构滤波器组的多相实现结构：  频率相关的修正方法

17. TI-ADC 硬件设计  模拟输入信号 1:M 拆分与驱动  低失真  一致性好  多相时钟产生  低抖动  精确相移

18. 14bit 320Msps TIADC （ 1 ） There are Four ADCs operate in parallel Implemented the Post- Processing

19. 4 ADCs AD6645 Implemented the Post- Processing 14 bit 4 Gsps TIADC

20. 14bit 320Msps TIADC （ 2 ）  模拟前端：功分器 + 变压器  多相时钟产生：分立 锁相环结构  FPGA 内实时修正失 配误差

21. 14bit 320Msps TIADC （ 3 ） Fin = 59.0MHz  Offset Error: (LSB) 18.9 9.019.114.0  Gain Error: (%) 0 -2.01 -1.57 -0.80  Time Error: (ps) 0 -2.6 15.1 37.6  修正前 : SINAD = 40.1dB SFDR = 41.0dB  修正后 : SINAD = 66.4dB SFDR = 92.1dB

22. 8bit 4Gsps TIADC （ 1 ）

23. 8bit 4 Gsps TIADC AT84AD001B ADC 数据接收 和存储

24. 8bit 4Gsps TIADC （ 2 ）  模拟前端：功分器 + 变压器  多相时钟产生：集成锁相环 + 延迟线  高速 LVDS 信号接收

25. 8bit 4Gsps TIADC （ 3 ） Fin = 803.0MHz  Offset Error: (LSB) 0-3.78-10.66-3.38  Gain Error: (%) 0 -2.65 -0.48 -1.69  Time Error: (ps) 0 -39.63 -22.91 -81.22  修正前 : SINAD = 17.3dB SFDR = 19.4dB  修正后 : SINAD = 35.4dB SFDR = 50.8dB

26. 8bit 500Msps TIADC （ 1 ）

27. 8bit 500M sps TIADC AD9480 ADC 数据接收 和存储

28. 8bit 500Msps TIADC （ 2 ）  模拟前端：可变增益放大器  多相时钟产生：集成锁相环  DDR SDRAM 大容量数据缓存

29. 8bit 4Gsps TIADC （ 3 ） Fin = 50.0MHz  Offset Error: (LSB) 0-4.1  Gain Error: (%) 0 1.006  Time Error: (ps) 0 47.3  修正前 : SINAD = 35.5dB SFDR = 35.2dB  修正后 : SINAD = 44.6dB SFDR = 62.8dB

30. Thanks !