1. 第七章 半导体存储器 半导体存储器是能存储大量二值信息的半导体器件。 存储器性能指标：存储容量（ 10 9 位 / 片）、存取速度（ 10ns ） 半导体存储器分类 从存取功能分：只读存储器 ROM 、随机存储器 RAM 只读存储器：掩模 ROM 、 PROM 可编程只读存储器、 EPROM 可擦除可编程只读存储器 随机存储器：静态 RAM （ SRAM ）、 动态 RAM （ DRAM ） 从制造工艺分：双极型和 MOS(CMOS) 型

2. 7.1 只读存储器（ ROM ） 1 ．掩模 ROM 存储数据在出厂时已经固化在掩模板里，只能读出。 ROM 的电路结构： 3 部分：存储矩阵、地址译码器和输出缓冲器。 存储矩阵：由许多存储单元排列组成，存储单元可以存放 1 位二值代码， 每一个或每一组存储单元有一个唯一的地址代码。 地址译码器：将输入的地址代码译成控制信号，将存储器中指定单元 的数据送到输出缓冲器。 输出缓冲器：提高存储器的带负载能力， 输出状态的三态控制，与总线连接。

3. （ 1 ）二极管存储单元 ROM 电路 2 位地址输入码、 4 位数据输出 地址译码器： 4 个与门组成， 输出 4 条字线 W 0 --W 3 地址线 A 1 A 0 =00 W 0 =1 字线被选中 存储矩阵： 4 个或门组成编码器 当字线 W i 高电平时， 数据线（位线）上输 出 4 位码 D 0 --D 3 ， 有二极管的存储单元为 1 ， 二极管导通， D i 高电平。 无二极管存储 0 。 字线和位线的交叉点 是一个存储单元。 0 0 1 1 1

4. A 1 A 0 D 3 D 2 D 1 D 0 W0W1W2W3W0W1W2W3 0 0 1 1 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 0 数据输出，输出缓冲器输出 标准逻辑电平。 字线和位线的交叉点是一个存储单元。 存储容量： 存储单元数目 = 字数 × 位数（字长） 4 ×4 位 0

5. （ 2 ） MOS 管存储单元 ROM 电路 字线 W i =1 MOS 管导通， 有管存 1 ，无管存 0 。 A 1 A 0 D 3 D 2 D 1 D 0 W0W1W2W3W0W1W2W3 0 0 1 1 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 0

6. 2 ．可编程只读存储器（ PROM ） Programmable ROM 设计者自 己写入，一次性写入。熔丝型 PROM 由三极管和快速熔断丝组 成，

7. PROM 所有存储单元都存入 1 ， 写入 0 时，将熔丝烧断。 在编程时首先输入地址代码，找 出要写 0 的单元地址， 使 V CC 和选中的字线（ W i =1 ）提高 到编程所要求的高电平， 同时在编程单元的位线上加入编 程脉冲（ 20V ，持续十几微秒）， 稳压管 D Z 导通，写入放大器的输 出为低电平、低内阻状态，有较 大的脉冲电流流过熔丝，将其熔 断。 正常工作时，读出放大器 A R 输出 的高电平不足以使 DZ 导通， A W 不 工作。 0 1

8. 3 ．可擦除的可编程只读存储器（ EPROM ） Erasable Programmable ROM 与 PROM 区别是采用不同的存储单元，存储的数据可以擦除重写。 用紫外线、电信号可擦除，新一代的电信号可擦除的可编程 ROM—— 快 闪存储器（ Flash Memory ）。 SIMOS 管是一个 N 沟道增强型的 MOS 管， 有两个重叠的栅极，控制栅 G c 和浮置栅 G f 。 控制栅 G c 用于控制读写，浮置栅 G f 长期保存 注入电荷。 当漏源之间加高电压（ +20--+25V ）时，将发生 雪崩击穿，同时在控制栅 G c 加高电压脉冲（ +25V, 50ms ）， 速度较高的电子穿越 SiO 2 绝缘层到达浮置栅 G f ，形成注入电荷。 漏源极间的高电压去掉后，注入的电荷被 SiO 2 绝缘层包围， 没有放电通路，长久保存（ +125 ℃， 70% 保存 10 年以上）。 注入电荷的 SIMOS 管写入 1 ，没有注入电荷的 SIMOS 管为 0 。 浮栅未注入电荷：控制栅 G c 正常高电平，漏 - 源之间产生导电沟道， SIMOS 管导通。 浮栅注入电荷：控制栅 G c 加更高电平，抵消注入负电荷影响，才能形成漏 - 源 之间导电沟道，控制栅 G c 加正常高电平， SIMOS 管不导通。

9. 字线 Wi=1 正常高电平，写入 1 的 SIMOS 管不导 通，写入 0 的 SIMOS 管导通。 擦除：用紫外线或 X 射线照射 SIMOS 管的栅极 氧化层， SiO 2 层中产生电子 - 空穴对，为浮置栅 上的电荷提供放电通道。擦除时间 20-30 分钟。

10. 7.2 随机存储器（ RAM ） Random-Access Memories 随机读 / 写存储器，读写灵活，掉电后数据丢失。 RAM 分为静态 SRAM （ Static RAMs ）和 动态 DRAM （ Dynamic RAM ）两大类。

11. （ 1 ） SRAM ①电路结构和工作原理 三部分组成 存储矩阵：由许多存储单元排列组成，每个 存储单元存储一位二值数据，在译码器和 读 / 写控制电路的控制下，可以写入和读出。 地址译码器：分为行地址译码器和列地址译 码器。 行地址译码器：选中一行存储单元，将地址 代码译成一条字线的高、低电平信号。 列地址译码器：将地址代码的一部分译成位 线上的输出高、低电平信号，从字线选中的 一行存储单元中再选 1 位（或几位），被选中的单元可以进行读 / 写操作。 读 / 写控制电路：控制电路的读 / 写操作。 读操作， 写操作。 片选信号 ： 选中芯片，正常读 / 写操作。 没有选中该片，所有的输入 / 输出端均为高阻态，不能进行读 / 写操作。

12. 1024×4 位 RAM 实例 1k×4 存储单元 4096 个存储单元排列成 64 行 ×64 列矩阵， 10 （ 2 10 =1024 ）位地址码分为两组， A 3 —A 8 6 位地址码是行译码，从 64 行存储单元选出一行，另外 4 位地址码是列译码，从选中的行找出 4 个存储单元。 I/O 1 —I/O 4 是数据输入 / 输出端。读 / 写操作在 和 信号的 控制下进行。 当 、 读出状态，选中的 4 个单元的数据被送到 I/O 1 —I/O 4 。 当 、 写操作，加到 I/O 1 —I/O 4 端的输入数据被 写入 指定的 4 个存储单元。 若 ，所有的 I/O 端处于禁止态，与外部总线隔离。

14. ② SRAM 的静态存储单元 6 个 N 沟道增强型 MOS 管组成的静态存储 单元， T 1 -T 4 管组成 SR 锁存器，记忆一位 二值代码。 设： Q=0 ， T 3 截止， ， T 1 导通。 （ T 1 -T 2 反相器 T 3 -T 4 反相器） T 5 -T 8 门控管，做模拟开关。 位线 B j 和 ， X i =1 T 5 、 T 6 导通 Q → B j ， → X i =0 T 5 、 T 6 截止 Q → B j 断开。 Y j =1 T 7 、 T 8 导通 存储单元与读 / 写放大 器连接。 A 1 导通、 A 2 A 3 截止， Q → B j → A 1 → I/O 读出， A 1 截止、 A 2 A 3 导通， I/O → A 2 → B j → Q 写入数据 D I/O → A 3 取非 → → 写入

15. ③ DRAM 的动态存储单元 现有的 RAM 大都是 DRAM 。 单管动态存储单元结构最简单，集成度高。 由一个 N 沟道增强型 MOS 管 T 和电容 C S 组成。 写操作：字线 X=1 ， T 导通， 位线上的数据 D → B →T→ C S 存入信息。 读操作：字线 X=1 ， T 导通， C S →T → C B 提供电荷， 使位线上获得读出的信号电平。 设 C S 上存有正电荷， v CS 电压为高电平， 而位线电位 v B =0 ，执行 读操作后位线电平上升为： ∵ C B >> C S 位线上读出电压信号很小。如果 v CS =5V ， C S / C B =1/50 ， 位线上读出的信号只有 0.1V ，读出后 C S 上的电压也只剩 0.1V ， 这是一种破坏性读出。 DRAM 设有灵敏读出放大器，将读出信号放大， 再将原存储的信号恢复。 DRAM 用电容存储信息，需要定时刷新。 DRAM 中的刷新操作是通过按行依次执行一次读操作来实现的，刷新时输出被置 成高阻态。

16. 7.3 存储器容量的扩展 （ 1 ）位扩展 ROM 或 RAM 字数够用，每个字的位数不够用。 用 8 片 1024×1 位的 RAM 接成 1024×8 位的 RAM 芯片。 将 8 片所有地址线、 R/W’ 、 CS’ 分别并联，每片 I/O 输出一位码。 总的存储容量扩大 8 倍。 ROM 与 RAM 扩展方法相同。

17. 计算地址线 2 10 =1024 n=10 10 位地址码 2 8 =256 8 位地址码， 增加两位地址码 A 9 A 8 ，接 2/4 线译码器。 如果 A 9 A 8 =00 ，片 1 选中， A 9 A 8 =01 片 2 选中， … 。 译码器的译码输出低电平控制 4 片 RAM 的 CS ’ 端。 R/W ’ 和 A 7 … A 0 并联。 将 4 片 RAM 的数据输出端 I/O 0 — I/O 7 并接。 同时采用位扩展和字扩展： 256 × 4 扩展为 1024 ×8 计算存储单元的总容量，扩展前后的总容量相等。 （ 256 × 4 ） ×4×2= 1024 ×8 需要 8 片 256 × 4 的芯片。 （ 2 ）字扩展 4 片 256×8 扩展成 1024×8

18. 7.4 用存储器实现组合逻辑函数 （ 1 ） ROM 阵列图 ROM 阵列可以实现任意组合逻辑函数， 有二极管，阵列图有点，无二极管，无点。 或阵列 A 1 A 0 D 3 D 2 D 1 D 0 W0W1W2W3W0W1W2W3 0 0 1 1 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 0 与阵列

19. ROM 阵列 Y 1 =∑m(3,4,6,7) Y 2 =∑m(0,2,3,4,7) PLA 阵列 化简

22. 将 256×1 的芯片 括展为 1024×8 的芯片， 先位扩展后字扩展。 计算需要的芯片数量， 总存储单元数相同。

23. 总 结 1 、 ROM 的电路结构 3 部分：存储矩阵、地址译码器和输出缓冲器 2 、 ROM 存储单元不同：①二极管、 MOS 管 ②有熔丝的三极管 叫做 PROM, ③ SIMOS 管有浮置栅的 MOS 管，叫做 EPROM 。 3 、存储容量：存储单元数目 = 字数 × 位数（字长），例如：存储容量 =1024×8 字数 1024=2 10, 10 位地址码， 地址译码器是 10 线 --1024 线的变量译码器。 4 、随机存储器 RAM 电路结构三部分组成：存储矩阵、地址译码器、读 / 写控制电 路。 5 、静态 SRAM ：存储单元可以有 RS 锁存器等电路构成，没有写入信号，存储信 息不变。 动态 DRAM ：存储单元里的信息（电荷）存在电容上，读出破坏信息，需要 不断刷信存储信息。 6 、位扩展、字扩展：要考虑扩展前后总的存储容量相等，计算需要芯片数量。 例如： 256×4 扩展为 4096×8 ，计算（ 256×16 ） × （ 4×2 ）需要 16×2 片 256×4 的芯 片。地址码 2 8 → 2 12 需要 4 线 —16 线译码器。 先位扩展后字扩展。 7 、 ROM 阵列图，实现最小项表达式的组合逻辑电路，最小项与阵列 --- 或阵列。 8 、 PLA 阵列图，实现最简与或式，最简与项 --- 或项。