1. Performed by:Itzik Adzashvili Akiva Megrlashvili Instructor: Mony Orbach המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל Technion - Israel institute of technology department of Electrical Engineering דו ” ח סיכום פרויקט ( סופי ) Subject: Project name סמסטר ( חורף / אביב ) תשס " א 1

2. Abstract המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory 2 In last decades uprising using of video processing raised the needed of converting analog video from camera to digital Stream. The sample card aim is convert analog video to digital video stream and transmit the video data to processing system and present it to camera in high quality. The second challenge of this card to transmit the video data of rate 10MHz –25MHz.

3. System description המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory 3 Sample analog video signal Y COMPOSITE convert to digital desire format: RGB 16 bit YUV 16 bit Transmit the stream to ATM by using parallel protocol- UTOPIA. The rate of sample is in Pixel clk 15Mhz. The second card was built to debug the sample card, First is implemented UTOPIA handshake to transmit unit Second convert the digital video to analog video signal SVGA And to interface to monitor

4. Specification המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory Hardware 4 A/D converter -BT 812 UTOPIA handshake implemented by FPGA 10k20 (altera) D\A converter –saa7167 (philips)

5. System Block Diagram המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory 5 FIFO Bt i nit ANTI ANAL FILTER A/D Bt812 UTOPIA handshake ALTERA DATA RGB/YUV ANLOG VIDEO MPU UTOPIA FRAME

6. System Block Diagram המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory 6 FIFO UTOPIA Handshake ALTERA DAC I2C PHILIPS MPU UTOPIA FRAME DATA DIGITAL VIDEO H sync V sync

7. FPGA Block Diagram המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory Power_up Bt_init Mpu_buffer Utopia_handshake 16<-24 VID_MUX clk Video_in 2416 RGB/YUV Reset_Bt Reset_fifo [7:0]D wr reset Rclk Renb Fifo_ EMPTY R_soc FIFO READ ENBLE R_CLAV _

8. FPGA Block Diagram המעבדה למערכות ספרתיות מהירות High speed digital systems laboratory I2C MASTER UTOPIA CONTROLER R_SOC R_CLAV R_CLK FIFO FULL SCL SDA R_ENB FIFO_WRITE_ENB