1. Clk scan_enable ABC Q SI D Sen 01 0->1 1 1 A B O A B O Q SI D Sen Q SI D Sen

2. Clk scan_enable shift launch capture dead cycle

3. PLL1 Div4 Div2 ClkA ClkB PLL2 Div8 Div6 ClkC scan_enable clk_test scan clock switches clk_pll_ref clk_func

4. ClkA Dual-stage synchronizer or closely placed back-to-back FFs scan_speed_testmode clk_func clk_test rst_n scan_enable clk_func DQ CK DQ CL DQ CK DQ CL scan_stuck_testmode clk_test scan_capture_enable DQ CK CL scan_stuck_testmode scan_speed_testmode clk_scan 0 1 scan clock switch 0 1 Enable logic for broadside at-speed pulses: clk_func launch + capture pulses enabled for 2 clk_func cycles, triggered on rising edge of clk_test. 2 pulse generation

5. clk_test rst_n clk_func DQ CK DQ CL DQ CK CL DQ CK CL DQ CK CL 2 pulse generation DQ CK DQ CL DQ CK DQ CL 3 pulse generation DQ CK CL DQ CK CL DQ CK DQ CL DQ CK DQ CL N pulse generation DQ CK CL DQ CK CL N - 3 scan_num_pulse_sel[N:0]

6. scan_enable clk_test D Q CK PSB Den D Q CK PSB Den scan_in rst_n D Q CK PSB Den scan_out scan_capture_enable[X] scan_capture_enable[1] scan_capture_enable[0] Connect scan_capture_enable output port to respective scan_capture_enable input port on scan clock switch. Data enabled (Den) FFs on scan chain guarantee scan_capture_enable outputs are held during capture cycles.

7. v10 ClkA ClkB ClkC scan_enable shift launch v1 v2 v4 v3 v5v6v7 capture v8 v9 clk_test v20 ClkA ClkB ClkC scan_enable shift launch v11 v12 v14 v13 v15v16 v17 capture FBFB v18 v19 clk_test FAFA