1. CMOS First-order Sigma-Delta Modulator
팀명 : ACEs

2. 목차 팀원소개 및 역할분담 추진일정 설계사양 설계내용 및 과정 구체적인 Spec Block diagram & 응용분야
Switched Capacitor Integrator(DAI)
Comparator
1bit DAC
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3. 목차
설계결과
결론 및 고찰
참고문헌
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4. 팀원소개 및 역할분담 홍길동(2200755) 나실험(2200806) 황진희(2200844) 대장금(2200802)
Discrete Analog Integrator 회로 공동설계 및
Project 총괄
나실험( )
Presentation 준비
황진희( )
Comparator 회로설계
대장금( )
1bit DAC 회로설계
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5. 추진일정 날짜 일정
11월
12월 28 29 30 1 2 3 4 5 6 7 8 9 10
주제선정
회로설계
1차 Pspice Simulation
회로 수정 및 보완
발표자료 작성
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6. 설계사양 구체적인 설계 Spec Discrete Analog Integrator Comparator 1bit DAC
IREF=100㎂, AM=85dB, f3dB=50㎑, Phase Margin=40°
Comparator
VREF=0V, VOFFSET=50㎶
1bit DAC
VREF+=2.5V, VREF-=-2.5V
Multiplexer로 구현
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7. 설계사양 Block diagram ∑ Analog Input 1bit Digital Output
Switched Capacitor Integrator
Analog-to-Digital Converter(Comparator)
1bit Digital-to-Analog Converter ∑
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8. 응용분야 ADC(DSP, RFID 등) 오디오용 DAC 광대역 유무선 송수신기(GSM, WCDMA 등)
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9. Analog-to-Digital Converter
Flash ADC
Pipeline ADC
Successive Approximation ADC
Sigma-Delta ADC
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10. Analog-to-Digital Converter
ADC의 해상도와 대역폭 사이의 관계
Desire Method
Resolution
Bandwidth(in Time)
Sigma-Delta
Oversampling A/D Converter
Successive Approximation
Pipeline
Flash
Nyquist-rate
A/D Converter
Sigma-Delta ADC
대역폭은 낮지만 높은 해상도를 가지기 때문에
Digital Audio에 많이 사용되어 왔음
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11. 설계과정
Discrete Analog Integrator
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12. 설계과정 Switched Capacitor Integrator(DAI) Switch Transmission gates PMOS
NMOS
Switch
Output 1 ON
Input
OFF -
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13. 설계과정 Switched Capacitor Integrator(DAI) Capacitors Clock(Ф1, Ф2)
CI : Sampling Capacitor, 1㎊으로 결정
CF : Holding Capacitor, 2 ㎊으로 결정
CI와 CF 의 값보다는 비율이 중요
Clock(Ф1, Ф2)
겹치지 않는 clock
2㎒, Duty 50%의 구형파
Vpeak+=+2.5V, Vpeak-=-2.5V
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14. 설계과정 Switched Capacitor Integrator(DAI) 2-stage CMOS OP-AMP
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15. 설계과정 Switched Capacitor Integrator(DAI) 2-stage CMOS OP-AMP(0.5㎛공정)
NMOS
LEVEL=1, VTO=0.7V, KP=190㎂/V2, TOX=9㎚, COX=3.8fF/㎛2
LAMBDA=0.1, GAMMA=0, CGDO=500 ㎊/m, CGSO=500㎊/m
PMOS
LEVEL=1, VTO=-0.8V, KP=68㎂/V2, TOX=9㎚, COX=3.8fF/㎛2
LAMBDA=0.2, GAMMA=0, CGDO=500 ㎊/m, CGSO=500㎊/m
VDD=+2.5V, VSS=-2.5V
IREF=100㎂
Compensation Capacitor(C1)=1㎊
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16. 설계과정
SC Integrator(DAI) 전체 설계회로
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17. 설계과정 1bit ADC(Comparator) Integrator output > VREF=0V -> 1
2-Stage CMOS OP-AMP에서 Frequency Compensation Capacitor만 제외
Input
Output
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18. 설계과정
1bit ADC(Comparator)
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19. 설계과정 1bit DAC Multiplexer를 이용하여 구현 VREF+=+2.5V, VREF-=-2.5V Input
Output
Input
Output
VREF-=-2.5V 1
VREF+=+2.5V
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20. 설계과정
1bit DAC
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21. 설계결과 Pspice 검증
2-Stage CMOS OP-AMP
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22. 설계결과 Pspice 검증
2-Stage CMOS OP-AMP
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23. 설계결과 Pspice 검증
Comparator
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24. 설계결과 Pspice 검증
Comparator
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25. 설계결과 Pspice 검증
CMOS First-Order Sigma-Delta
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26. 결과비교 2-Stage CMOS OP-AMP Original Design DC gain(dB) 85 71.6 f3dB(kHz)50
57.8
Phase Margin(degree) 40 55
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27. 결론 및 고찰 2-Stage CMOS OP-AMP Comparator 1bit DAC
수업시간에 배운 것을 바탕으로 구현할 수 있었음
DC gain이 원하는 만큼 나오지는 않았지만 대역폭과 phase margin이 조금 나은 특성이 나옴
Comparator
Reference 전압을 기준으로 입력에 따라 1bit digital 값을 출력시킨다는 것을 알게 되었음
1bit DAC
Multiplexer로 구현을 했으나 출력파형이 잘 나오지 않았음
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28. 결론 및 고찰 CMOS First-Order Sigma-Delta Modulator 생각보다 쉽지 않은 설계이었음
참고문헌을 토대로 한 설계이었지만 결과를 도출하지 못한 것에 대한 여운이 남음
앞으로 설계에 대한 두려움이 생김
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29. 참고문헌 Jawaharlal Nehru Technological University(Anand K. Chamakura)
IDDQ Testing of a CMOS first order sigma-delta Modulator of an 8-bit oversampling ADC
IEEE PRESS(James C. Candy)
Oversampling delta-sigma data converters
Bachelor of technology, Nagarjuna University(Syam Prasad SBS Kommana)
First order sigma-delta modulator of an oversampling ADC design in CMOS using floating gate MOSFETs
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30. The END
Thanks
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