1. LV1 진행 상황 MDCL 오선영 2002. 7.9

2. LV1 – Align (1) Align Procedure - 4 개의 mark 를 이용하여 stage coordinate system 을 substrate coordinate system 으로 변환 - Difference between actual & nominal mark position : mark position correction - 더 이상 개선이 되지 않을 때까지 반복 : Mark profile 에 따라 difference 값이 차이가 남 : 4 개의 mark 를 이용한 global align 만으로 align 오차 개선에 있어 문제가 발생 Operator Mark(mark vector) 이용 - exposure accuracy 개선 - 4 개의 mark 를 이용한 global align 후, 각각의 cell 에서 chip mark 를 이용한 positioning

3. LV1 – Align (2) [Fig.1 ] SEM inspection of T-gate Step size = 0.005 um Dose = 38 uC/cm2 [Fig.3 ] Mark Profile [Fig.2 ] SEM inspection of T-gate Step size = 0.005 um Dose = 34 uC/cm2 EBMF 를 이용한 E-Beam Mark patterning - 좀 더 ideal 한 reference 마련을 위해 E-beam 을 이용해 patterning

4. 30nm T gate using SiN (1)  FABRICATION (1)30nm thick SiN deposition - Evaporation 과정에서 resist flow 로 인한 문제 해결 - Mechanical supporting layer (2) Resistor Structure - PMMA (75nm) / UVIII (350nm) - Separating layer : 20nm Al (3) Electron Beam Lithography - Accelerating voltage=100keV : Forward scattering 감소 (4) Reactive ion Etching (5) Gate recess & gate metallization [Fig.4 ] Process Flow for 30nm T gate

5. 30nm T gate using SiN (2) [Fig. 5] (a) 30nm T gate (b) Resist profile after dry etching (a) (b) (1)The use of Nitride layer - resist profile 이 얻어진다 하더라도 50nm 이하의 metallized structure 제작은 어려움 - Resist distortion from heat during metallization : thin PMMA resist flow - SiN layer deposition 을 통해 해결 (2) Tapered cross section profile – [Fig. ] (b) - PMMA resist flowing 문제 해결 - V- groove shape in PMMA : gradual transition from foot and the head : enhancing the mechanical strength

6. 30nm T gate using SiN (2) (1)Advantage from using PMMA/ UVIII bilayer - greater head to foot layer sensitivity ratio - Ability to easily write very broad heads and small feet - Reduced writing time (2) ZEP520 A / UVIII bilayer - Superior dry etch resistance of ZEP 520A over PMMA - PMMA / UVIII 를 이용할 때의 sensitivity 유지