1. הטכניון - מכון טכנולוגי לישראל המעבדה למערכות ספרתיות מהירות הפקולטה להנדסת חשמל שם הפרויקט : חיבור מצלמת וידאו אל PC דרך DSP מגישים : ירובוי בוריס 319445722 דובוסרסקי מקסים 313989386 מנחה : יצקוביץ מיכאל

2. תאור כללי : חיבור מצלמת וידאו אל PC בעזרת שתי סביבות פיתוח כדי לאפשר עיבוד, צפייה ואחסון של אותות וידאו דרך רשת ב -REAL TIME * סביבת פיתוח אחת מיועדת לקליטה ועיבוד תמונה מהמצלמה. * סביבת פיתוח שניה מיועדת לעיבוד נוסף והעברת מידע ל -PCI bus.

3. מרכיבי המערכת : סביבת פיתוח TMS320C6711 Imaging Developer’s Kit לקליטה ועיבוד : 16 MB of 100MHz SDRAM DSP 6711 with two Multichannel buffered Serial Port VideoCard with decoder סביבת פיתוח TMS320C6701 Evaluation Module לעיבוד נוסף וחיבור ל -PCI: 8MB of 100MHz SDRAM DSP 6711 with two Multichannel buffered Serial Port PCI bus

4. מטרת הפרויקט : העברת מידע מעובד ע " י DSP של IDK אל PC בעזרת EVM. בסוף הפרואקט מצפים לקבל את התמונה על מסך ה -PC.

5. תאור המערכת : Video camera Decoder DSP 6711 SDRAM McBSP DSP 6701 SDRAM PCI controller PCI IDKEVM

6. ביצועי המערכת : Maximum transfer rate McBSP 6711 35.7Mbps 6701 55.56Mbps EDMA 1.2Gbps DMA 2.4Gbps EMIF to PCI 96Mbps PCI 1.03Gbps 640x480 ( VGA resolution ) ~24 frames/sec ביצועי ה -DSP עבור אלגוריטם דחיסה JPEG : 640x480x8 30 frames/sec ~70.3 Mbps מאפייני תמונה לפני עיבוד לדוגמה : מהירות של 2 MCBSP במקביל של IDK ( הכי איטי ) : 2*McBSP 6711 ~71.4 Mbps capture rate מוגבל לערכים כאלה : VCAP_NTSC 640x480 30 fps VCAP_PAL 768x576 25 fps דרישות ה -BW עבור רזולוציה CIF: 352x288x8 10 frames/sec ~7.73 Mbps No. of video cameras =2*McBSP / 7.73 Mbps = 71.4 / 7.73 = 9

7. חסמים : קצב העברת מידע ב -MCBSP אפשרות ל -stalls ב -EDMA,DMA בגלל ה -priorities וב -SDRAM בגלל הגישה של התקנים אחרים.

8. :SDRAM EDMA McBSP Each event available to the EDMA has its own dedicated channel, and all channels operate simultaneously. This means that all data streams can be handled independently. Since all EDMA channels are always synchronized, there are no special setups required to configure a channel to properly service a particular event. EDMA Channel Synchronization Events: channel 12 XEVT0 McBSP0 transmit event channel 14 XEVT1 McBSP1 transmit event Transmitter XEVT Events/Interrupts McBSP EDMA Channel 12 Channel 14 32 bit of DATA SDRAM 32 bit of DATA PARAM Since an event (XEVT) is generated for every 32 bits as it transmittes, it is necessary to have the EDMA issue the transfer request for each element individually in other words the McBSP is Non-Bursting Peripherals. Because each element is 32 bits maxim the EDMA performs transfer at high priority.

9. :EDMA ( IDK) EDMA Channel 12 Channel 14 PARAM Channel 0 params Channel 1 params... Channel 15 params Reload channel 0 params... Reload channel N params Options (OPT) SRC Address (SRC) Array/frame count | Element count DST address (DST).. Link address(LINK) By providing a link address an EDMA channel loads a new entry from PaRAM and begins performing the new transfer. In our case we use source address as addresses of 3 display buffers. Therefor we use three linked tables in PARAM. DST McBSP ( DXR Register ) SRC 3 Display Buffers in SDRAM Channel 12 paramsReload Channel 12 params SRC – BuffXSRC – Buff0SRC – Buff1SRC – Buff2 LINK

10. אופן העברת frame בודד בעזרת 2 MCBSPs במקביל : McBSP0 McBSP1 כל חצי תמונה מהווה frame עבור EDMA ובכל frame יש : elements = ½*No.lines*linelength[byte]/4 שמים אל תוך Channel 12(14) params ערכים מתאימים של element counter. למשל עבור 640x480x8 : element counter = ½*No.lines*linelength[byte] / 4 = ½*480*640/4 = 38400 32 bits of DATA Channel 12(14) params Frame count | Element count half image

11. סינכרון בין שני הכרטיסים : הבעיה היא בכך שאנחנו לא יודעים עם איזה רזולוציה עובדים ולכן גם לא נדע איך לשחזר את התמונה בלי לדעת את הרזולוציה. אז אנו נצתרך לשלוח בהתחלה את המידע. כמו כן אנו נצתרך לדעת מתי IDK מתחיל לשלוח את התמונה. IDKEVM Res … Don’t care IDK בהתחלה שולח כל הזמן את החבילות עם רזולוציה עד ש -EVM לא תקבל חבילה אחת ואז ה -EVM שולח בחזרה את החבילה. IDK מקבל אותה ומתחיל לשלוח את התמונות. וכך אנו פותרים את שתי הבעיות בבת אחת – יש מידע כדי לאתחל את רגיסטרי ה -DMA וגם סימן בשביל IDK כדי להתחיל לשלוח תמונות.

12. :McBSP McBSP Events/ Interrupts Receiver Sample rate Generator Events/ Interrupts Sample rate Generator Transmitter CLKX FSX DX FSGCLKG FSG CLKS = CPUclk/2 XEVT CLKR FSR DR CLKS REVT To DMATo EDMA McBSP-MasterMcBSP-Slave The maximum bit rate for McBSP-to-McBSP communications applies when the serial port is a master of the clock and frame syncs (with CLKR connected to CLKX, FSR connected to FSX) and the other device the McBSP communicates to is a slave. The maximum bit rate for McBSP-to-McBSP communications is 35.71 Mbps and achieved when the master clock is CPUclk/2. IDKEVM FS(R/X) – (receive/transmitt) Frame synchronization CLK(R/X) – (receive/transmitt) Clock synchronization REVT - read sync event for DMA XEVT - write sync event for EDMA 32 bits of DATA

13. :McBSP DMA SDRAM Receiver REVT Events/Interrupts 32 bits of DATA McBSP DMA Channel 0 Channel 1 SDRAM 32 bit of DATA Channel 2 Channel 3 We choose any free DMA’s channel ( if there aren’t we wait for it ) and configure its control register for appropriate values such source address, destination address, element counters, frame counter and etc. We receive first frame with information about resolution and configure the DMA’s control registers with appropriate value of element count (38400).

14. :DMA ( EVM ) כל MCBSP מתוך שניים מטופל ע " י channel אחד של DMA. כל channel מטפל כל פעם בחצי תמונה שאותו מעביר MCBSP והחצי הזה מהווה frame עבור channel הזה. frame הזה מועבר ל -buffer המתאים בתוך SDRAM ( אנו משתמשים באותה שיטה של שלושה buffers כמו ב -IDK ) אנו משתמשים ב -reload register עבור כל channel כדי לשנות את destination address של ה -channel ל -buffer הבא אחרי סיום העברת frame נוכחי אנו מעדכנים את reload register אחרי שהוא נטען ל -control register ע " י כך שבודקים את bit המתאים ב -secondary control register המיועד לבדיקת סיום ה -frame.

15. :SDRAM DMA PCI controller FIFO ( 8x32 ) Interrupt Control PCI controller SDRAM DMA Auxiliary Channel EXT_INT6 The auxiliary DMA transfers data from the source address ( which in control register ) to the FIFO. Internal data transfer continues until the FIFO is full or until the transfer is completed. Once the FIFO has valid data, a PCI bus request is made and data is transferred from the FIFO to PC slave. DSP master writes execute with zero wait states on all data phases of both single and burst accesses. Request Data PCIbusPCIbus

16. :Accomplished הבנת אופן פעולת סביבות הפיתוח תכנון ראשוני של בלוקים קטנים של ה -interface הדרוש סריקת אופן זרימת המידע והדגשת נקודות עקריות

17. לוח זמנים : 07.06.02 – השלמת לימוד סביבת Code Composer ו -Chip support library. 08.06.02 – 17.06.02 – כתיבת ה -interface. 18.06.02 – 22.06.02 – בדיקות, ביצועים ושיפור אפשרי 22.06.02 – 27.06.02 – כתיבת דו " ח סופי