1. Small Signal Amplifier Design Example
Session 7
Small Signal Amplifier Design Example

2. Driving Amplifier Design Example
設計一2.4GHz Output Driving Amplifier
規格：
Frequency range
GHz
Gain
12dB
VSWR
2.0
P1dB
10 dBm
PIP3
20 dBm
DC supply
2.5V
HMD
20 dBc
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3. Selection of Active Device: BFP420
Check bias and frequency range for optimum gain, output power and noise figure.
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4. Selection of Active Device: BFP420
Bias for optimum output power
IC, MAX=35mA x 90% (安全範圍) = 31.5mA
VCE, MAX=4.5V
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5. Selection of Active Device: BFP420
IMAX=32mA
ICQ=16mA
VMAX=4.5V
VMIN=0.35V
VCEQ=2.4V
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6. Selection of Active Device: BFP420
Power Output Estimation
ICQ= 0.5 IMAX= 16mA
VCEQ= 0.5 x (VMAX + VMIN)= 2.4V (VCC=2.5V)
P1dB= 0.5 x ICQ x (VCEQ - VMIN) = 16.4mW
= 12.15dBm
ZOPT= (VCEQ - VMIN) /ICQ= 128W
若集極看到128W負載，輸出功率將滿足10 dBm要求
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7. Selection of Active Device: BFP420
Power Gain Estimation
MSG  17.5dB 比規格多出5.5dB的安全範圍
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8. Selection of Active Device: BFP420
Noise Figure Estimation
NF  1.5 dB
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9. Bias Circuit Design
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10. Bias Circuit Design
IC=16mA
VCE=2.4V
VBE=1.03V
IC/10
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11. Bias Circuit Design
Include Package Model
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12. Bias Circuit Design
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13. Stability and Maximum Power Gain
Unstable band:
20MHz-2GHz
MSG
S21 K
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14. Bias and Stabilizing Circuit Design
High Pass
Stabilizing
Circuit
Stabilized band:
Freq < 2GHz
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15. Bias and Stabilizing Circuit Design
Decrease Inductance of L1
3nH
6nH
L1=10nH
L1=100nH
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16. Stabilized Maximum Power Gain
L1=3nH, GMAX=15.6dB
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17. Available Power Gain Circle in GS Plane
GMS
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18. Operating Power Gain Circle in GL Plane
GML
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19. I/O Complex Conjugate Matching
Frequency = GHz
GMAX = 15.6 dB (保留3.6dB以應付元件誤差及損耗)
VSWR1= VSWR2= 1.0
Input Matching:
GMS = 0.605-173
Output Matching:
GML = 0.416-65.8
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20. Input Matching Network Design
GMS*
GMS*
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21. Output Matching Network Design
GML*
GML*
50W
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22. Complete Driving Amplifier Design
Output matching最好還是選用LP or BP circuits，以壓抑harmonic output power。(尤其是大功率放大器設計時)
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23. S Parameters of the Driving Amplifier
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24. Fundamental and Harmonic Power Output (One-Tone Simulation)
Frequency= 2.445GHz
P1dB
Gain
Fund.
2nd
3rd
G1dB
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25. Fundamental Output, IM3 and PIP3 (Two-Tone Simulation)
G1dB
P1dB
PIP3=PO+IMD/2
IMD>18.8dB
POUT
IM3
Gain
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26. Checking Dynamic Load Line
CAD軟體無法得知電晶體進入毀損狀態
POUT必須降至P1dB-2.5dB
IC,MAX
電晶體輸出負載降至約65W，無法達到最大輸出的128W。
VCE,MAX
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27. Collector Output Load Impedance
電晶體集極看到的負載
ZLOAD= 43.4+j35.4W
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28. Checking Specifications of Amplifier
Frequency range GHz
Spec.
Goal
Preliminary Design
Gain
12 dB dB
VSWR
2.0
< 1.2
P1dB
10 dBm
11.5 dBm (未考慮電晶體損毀)
PO,MAX
9 dBm (考慮電晶體損毀)
PIP3
20 dBm
> 18.5 dBm
輸出功率不足的原因：
共軛匹配後，集極看到的總負載低於最佳負載160W，使負載線斜率變大、電流提早超出IC,MAX 。
輸出負載虛部過大造成橢圓形負載線，更容易超出IC,MAX。
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29. Modified Bias and Stabilizing Circuit
Increased
L1= 20 nH
High-pass stabilizing circuit
f3dB= 2.0GHz to increase f=2.445GHz
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30. Stabilized Maximum Power Gain
犧牲增益換取較高的輸出阻抗，以增加最大輸出功率
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31. Modified Collector Output Load Impedance
電晶體集極看到的負載
ZLOAD= 57+j21W
R: 30% increased
X: 40% decreased
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32. Modified I/O Complex Conjugate Matching
Frequency = GHz
GMAX = 13.2 dB (保留3.6dB以應付元件誤差及損耗)
VSWR1= VSWR2= 1.0
Modified Input Matching:
GMS = 0.291132 (更接近50W)
Modified Output Matching:
GML = 0.14732 (更接近50W)
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33. Modified Input Matching Network
GMS*
GMS*
High-pass Network
壓抑低頻增益
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34. Modified Output Matching Network
GML*
50W
GML*
Low-pass Network
壓抑高頻諧波
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35. Modified Driving Amplifier Design
犧牲增益換取較大的輸出阻抗，以提高輸出功率。
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36. S Parameters of the Modified Amplifier
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37. Fundamental and Harmonic Power Output (One-Tone Simulation)
P1dB
PO,MAX
Gain
Fund.
2nd
3rd
G1dB
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38. Modified Dynamic Load Line
電晶體輸出負載
提高至約80W
由於負載虛部降低，負載線橢圓膨脹的情形減小，使IC,MAX較不易超過IMAX(35mA)。
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39. Fundamental Output, IM3 and PIP3 (Two-Tone Simulation)
P1dB
PIP3
PIP3=PO+IMD/2
IMD>26.6dB
Gain
POUT
G1dB
IM3
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40. Checking Specifications of Amplifier
Frequency range GHz
Spec.
Goal
Modified Design
Gain
12 dB dB
VSWR
2.0
< 1.1
P1dB
10 dBm
12 dBm (未考慮電晶體損毀)
PO,MAX
10.6 dBm (考慮電晶體損毀)
PIP3
20 dBm
> 23.4 dBm
HMD
20 dBc
>22.1 dBc
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